【正文】 思維 細(xì)節(jié)決定整體，整體展現(xiàn)細(xì)節(jié)。我們的設(shè)計(jì)必須有系統(tǒng)的設(shè)計(jì)思維，把每一個(gè)細(xì)節(jié)都融入到整個(gè)系統(tǒng)中考慮，去發(fā)現(xiàn)整個(gè)FIR數(shù)字濾波器系統(tǒng)的主觀性、完整性、穩(wěn)定性和仿真功能的實(shí)現(xiàn)，才能讓各個(gè)細(xì)節(jié)完美縫合，才能快速的完成性能優(yōu)越的硬件設(shè)計(jì)。多做設(shè)計(jì)嘗試和總結(jié) 我們在FIR數(shù)字濾波器的設(shè)計(jì)中遇到過很多困難甚至是障礙。但是我們必須堅(jiān)持自己的設(shè)計(jì)思路，去尋找其他的解決方法比如本論文中所提到的小數(shù)乘法器。這個(gè)本來是設(shè)計(jì)過程無法逾越的障礙，最后在老師的幫助下一樣做出的小數(shù)乘法器。并且我們要善于積累和總結(jié)讓障礙成為我們的另一種知識沉淀，這樣我們才能融會(huì)貫通，才能更善于發(fā)現(xiàn)問題和解決問題。信心 無論在什么時(shí)候，科學(xué)的道路上永遠(yuǎn)都是未知。我們應(yīng)該一直堅(jiān)持自己的原則，對學(xué)術(shù)不拋棄，對自己不放棄。這樣才能在這條充滿荊棘的路上走的更遠(yuǎn)!參考文獻(xiàn)[1]鄧重一，濾波技術(shù)的發(fā)展現(xiàn)狀[J].中國儀器儀表，2004:5~7[2]趙雅興，F(xiàn)PGA原理、設(shè)計(jì)與應(yīng)用[M]，天津：天津大學(xué)出版社，1999[3]劉凌，數(shù)字信號處理的FPGA實(shí)現(xiàn)，北京：[4]Volnei . VHDL 數(shù)字電路設(shè)計(jì)教程[M]，電子工業(yè)出版社，2009[5]鄭風(fēng)濤，陳金佳，基于CPLD的數(shù)控正弦波的信號源的設(shè)計(jì)[J]，黎明職業(yè)大學(xué)學(xué)報(bào)，2003，總38期[6]李虎虎，羅豐，基于CSD算法的高階FIR濾波器優(yōu)化設(shè)計(jì)[J]，科學(xué)與技術(shù)。 第六期[7]曾繁泰，陳美金，VHDL程序設(shè)計(jì)[M]，北京：清華大學(xué)出版社， 2000[8]王金明，[J]，電視技術(shù)，2003[9]侯伯亨，[M].西安：西安電子科技大學(xué)出版社，1999[10] 謝子常，[J]，福建電腦，2004.(5)[11] Filters. AFSO1O1[Z].[12]張志涌，[M] 北京航空航天大學(xué)出版社[13] 賴聯(lián)有，吳偉力，[J].集美大學(xué)學(xué)報(bào)(自然科學(xué)版) .2006，11(4)：347～350[14] 張凱，[M].北京：國防工業(yè)出版社，2004。[15] 徐大鵬，[J].，29 (4) 致謝在這次FIR數(shù)字濾波器畢業(yè)設(shè)計(jì)的完成過程中，我得到了許多老師和同學(xué)的幫助和指導(dǎo)，這樣我才能夠順利的完成畢業(yè)設(shè)計(jì)。這里我致以最誠摯的謝意。首先要感謝我的指導(dǎo)教師——馮柳老師。在這次設(shè)計(jì)進(jìn)行的過程中，馮老師依然在給大一、大二的學(xué)弟學(xué)妹們上課，在百忙之中還不忘抽出時(shí)間來給我督促和指導(dǎo)論文的寫作。由于我實(shí)習(xí)工作單位的特殊性質(zhì)，很少有時(shí)間能做畢業(yè)設(shè)計(jì)，遇到的困難也相當(dāng)多。這時(shí)馮老師不停的給我鼓勵(lì)，并且?guī)曳治龀绦虻腻e(cuò)誤指導(dǎo)我去做小數(shù)乘法器的研究，從而很好的解決了程序設(shè)計(jì)中的問題。本論文從選題到系統(tǒng)仿真成功到最后成文，無不傾注著馮老師的心血。在此論文脫稿之際，我再一次向她致以最誠摯的謝意。同時(shí)，我要感謝我們學(xué)院給我們授課的各位老師，正是由于他們的傳道、授業(yè)、解惑，讓我學(xué)到了許多知識，信號與系統(tǒng)的王正勇老師讓我第一次愛上了信號分析，讓我在差分方程問題的解決手段上有了很大的提高；自動(dòng)控制原理的王老師，作為該課助教王老師給我了許多學(xué)術(shù)之外的人生指導(dǎo)，并從她身上學(xué)到了如何求知治學(xué)、如何為人處事。我也要感謝我的母校錦城學(xué)院，是他提供了良好的學(xué)習(xí)環(huán)境和生活環(huán)境，讓我的大學(xué)生活豐富多姿，為我的人生留下精彩的一筆。衷心感謝07電子信息工程的同學(xué)們，我們一起學(xué)習(xí)、一起研究，共同進(jìn)步，平日里大家關(guān)于畢業(yè)設(shè)計(jì)的討論給了我很多啟發(fā)，我在次深表謝意；最后，向我的親愛的家人表示深深的謝意，他們給予我的愛、理解、關(guān)心和支持是我不斷前進(jìn)的動(dòng)力。愿所有的老師、同學(xué)們、朋友們身體健康！譯 文VPR：一種新的包裝，布局和布線工具的FPGA研究沃恩貝茨和喬納森羅斯系電氣與計(jì)算機(jī)工程系，多倫多大學(xué)多倫多，ON，加拿大M5S3G4{沃恩，jayar} @ 摘 要 我們描述了一個(gè)基于FPGA新的功能和CAD工具使用的算法，各種途徑和方（VPR）。在減少路由面積計(jì)算方面，VPR優(yōu)于所有的FPGA布局布線工具，我們可以比較。雖然常用的算法是基于已知的方法，是我們目前而言改善運(yùn)行時(shí)間和質(zhì)量的幾個(gè)有效方法。我們目前的版圖和路由上的大型電路的一套新的結(jié)果，讓未來的基準(zhǔn)電路尺寸上的設(shè)計(jì)方法更多，用于今天的典型的FPGA布局布線工具工業(yè)品外觀設(shè)計(jì)。VPR是針對一個(gè)范圍廣泛的FPGA架構(gòu)的能力，并且源代碼是公開的。它和相關(guān)的網(wǎng)表翻譯/群集工具VPACK已經(jīng)被用在世界各地的一些研究項(xiàng)目，并且是有用的FPGA體系結(jié)構(gòu)的研究。1 簡介在FPGA的研究中，人們通常必須評估新結(jié)構(gòu)特色的實(shí)用工具而做評估實(shí)驗(yàn)。也就是說評估基準(zhǔn)電路技術(shù)映射，放置和FPGA的布線結(jié)構(gòu)上的關(guān)系和措施的架構(gòu)質(zhì)量，如運(yùn)算速度或區(qū)域，然后可以很容易地提取出來。因此，有相當(dāng)大的對于靈活CAD工具的需求，這樣才可以針對各種架構(gòu)的FPGA做高效的設(shè)計(jì)，從而便于比較均勻的設(shè)計(jì)架構(gòu)。本文介紹了通用的地點(diǎn)和路線（VPR）工具，設(shè)計(jì)很靈活，足夠讓許多FPGA架構(gòu)的比較VPR可以執(zhí)行的位置，要么全球路由或合并后的全球詳細(xì)路由。這是公開的?jayar/軟件。為了使FPGA體系結(jié)構(gòu)的比較有意義，它是至關(guān)重要的CAD工具用于將每個(gè)電路架構(gòu)，以地圖的高品質(zhì)展現(xiàn)。路由相優(yōu)于所有的VPR在查看FPGA的路由器方面，任何標(biāo)準(zhǔn)基準(zhǔn)測試的結(jié)果都可用，并且指出VPR的砂礦和路由器的組合勝過所有出版的FPGA布局和布線工具。本文結(jié)構(gòu)如下：在第2節(jié)我們描述了一些VPR功能的FPGA架構(gòu)和范圍與它可能被使用的地方。在第3和第4節(jié)，我們描述了布局布線法。在第5節(jié)講述了比較有必要的VPR曲目數(shù)量和該電路成功的布線所要求的其他已發(fā)表的工具。在第6節(jié)得出了我們的結(jié)論，并提出一些VPR將來的升級。2 概述VPR圖1概括了VPR 的CAD流程。VPR投入到由一個(gè)technologymapped 網(wǎng)表和一個(gè)文本文件描述了的FPGA架構(gòu)中。VPR可以放置電路，或一個(gè)預(yù)先存在的位置，可以讀入VPR可以執(zhí)行或者是全局的路線或合并后的全球/詳細(xì)的安置途徑。VPR的輸出由布局、布線和統(tǒng)計(jì)組成，評估一項(xiàng)有用的工具FPGA架構(gòu)，如路由線長，跟蹤計(jì)數(shù)最大凈長度。給出一些可指定的建筑結(jié)構(gòu)參數(shù)描述文件： ?邏輯塊輸入和輸出的數(shù)量， ?對每個(gè)邏輯塊的輸入和輸出端訪問（S）之和?邏輯等價(jià)性不同的輸入和輸出引腳（例如，所有對照表輸入功能當(dāng)量）， ?對I /成一行或一列的FPGA適合O引腳數(shù)， ?邏輯塊陣列的尺寸（如23 30的邏輯塊）。此外，如果全球路由要執(zhí)行，你也可以指定： ?橫向和縱向通道的相對寬度之和 ?在不同區(qū)域的FPGA的渠道相對寬度。最后，如??果合并后的全球和詳細(xì)的路由被執(zhí)行，一個(gè)也會(huì)進(jìn)行求值： ?開關(guān)塊[1]架構(gòu)（即為何路由曲目是相互關(guān)聯(lián)的）， ?曲目號碼，每個(gè)邏輯塊的輸入引腳連接（ [1]）， ?為邏輯塊輸出FC值，?對I / O口FC值。當(dāng)前的體系結(jié)構(gòu)描述格式不允許跨越多個(gè)領(lǐng)域和多個(gè)邏輯塊和被列入路由體系結(jié)構(gòu)，但我們目前加入此功能。添加新的路由架構(gòu)的功能VPR相對容易，因?yàn)閂PR使用體系結(jié)構(gòu)描述來創(chuàng)建路由資源圖。每個(gè)路由跟蹤和建設(shè)中的每一個(gè)腳成為在這個(gè)圖中的節(jié)點(diǎn)，圖邊表示為允許的連接。路由器，圖形可視化和統(tǒng)計(jì)計(jì)算程序都與此路由資源圖的工作相關(guān)，所以添加新的路由架構(gòu)功能僅涉及更改的子程序來建設(shè)這個(gè)圖。雖然VPR最初是島式FPGA的開發(fā)[2，3]，它也可以和以行為為基礎(chǔ)的FPGA應(yīng)用[4]。 VPR目前沒有能力為目標(biāo)的層次FPGA的[5]，顯然增加一個(gè)適當(dāng)?shù)奈恢煤统杀竞瘮?shù)設(shè)計(jì)所需的布線資源圖形程序?qū)⑹蛊淠軌蚪鉀Q這些問題。最后，VPR的內(nèi)置圖形允許交互式可視化的布局，路由可用資源和互連的可能途徑路由資源。VPACK邏輯塊包裝程序/網(wǎng)絡(luò)表翻譯VPACK讀取一個(gè)已經(jīng)技術(shù)映射電路網(wǎng)表格式blif 到LUT和觸發(fā)器，包裝成所需的FPGA邏輯LUT和觸發(fā)器塊，并輸出在VPR的網(wǎng)表。 VPACK可以針對邏輯塊組成一個(gè)LUT，如圖2所示，因?yàn)檫@是一種常見的FPGA邏輯元件。 VPACK也針對邏輯塊包含幾個(gè)有用的LUT和幾個(gè)拖動(dòng)程序，有或沒有共享LUT的輸入[6]。這些“clusterbased”邏輯塊類似于最近由Altera FPGA開發(fā)的工具類型。3布局算法VPR采用模擬退火算法[7]。我們已經(jīng)嘗試與幾個(gè)不同的成本函數(shù)聯(lián)系，發(fā)現(xiàn)我們稱之為線性擠塞的成本函數(shù)提供了一個(gè)合理的計(jì)算時(shí)間，最好的結(jié)果[8]。此成本函數(shù)的函數(shù)形式就是對所有的求和電路中的網(wǎng)進(jìn)行計(jì)算。對于每一個(gè)網(wǎng)，北方新宇和bby指出在其邊界框的水平和垂直跨度分別為Q（n）的因數(shù)補(bǔ)償。邊界線長度模型中的實(shí)際低估所需的布線，就可以看成超過三個(gè)終端網(wǎng)，作為建議[10]。它的價(jià)值取決于凈N兩端號碼。 Q是對總體1有3個(gè)或更少的終端。賈夫常數(shù)x（n）、?（n）為平均信道容量（在首部）在X和Y方向，分別比較全凈邊框和成本函數(shù)的余量，需要更多的調(diào)配路由的領(lǐng)域，F(xiàn)PGA具有窄渠道。本文中的所有結(jié)果的得到，是利用FPGA中的所有通道都有相同的原則。在這種情況下，賈夫是一個(gè)常數(shù)，函數(shù)的線性阻塞耗費(fèi)降低到一個(gè)包圍盒的成本函數(shù)。一個(gè)良好的退火算法的必要條件是時(shí)間表取得一個(gè)合理的高品質(zhì)的解決方案與模擬退火的計(jì)算時(shí)間相關(guān)聯(lián)。我們已經(jīng)開發(fā)出一種新的退火附表，導(dǎo)致非常高品質(zhì)的展示位置，并在其中給出退火參數(shù)的自動(dòng)調(diào)節(jié)功能，不同的成本和電路尺寸。我們計(jì)算在初始溫度相同的方式為[11]。讓Nblocks是總數(shù)邏輯塊加的I / O口電路中的數(shù)量。我們首先創(chuàng)建一個(gè)隨機(jī)安置的電路。接下來，我們執(zhí)行Nblocks移動(dòng)（成對掉期）的邏輯塊或I / O口，并計(jì)算出不同的成本，這些Nblocks標(biāo)準(zhǔn)偏差配置。初始溫度設(shè)定為20倍標(biāo)準(zhǔn)差，確保最初幾乎所有的行動(dòng)是在退火算法范圍內(nèi)被系統(tǒng)接受。正如在[12]，默認(rèn)號碼的行為在每個(gè)溫度都有評價(jià)。這個(gè)默認(rèn)的數(shù)字可以在命令行被取代，從而讓不同的CPU時(shí)間和填筑質(zhì)量權(quán)衡。減少溫度每秒移動(dòng)數(shù)的10倍，例如，加快安置到10倍，并降低了大約只有10％的最終填筑質(zhì)量。當(dāng)溫度是如此之高，幾乎任何舉動(dòng)都可以被接受時(shí)，我們基本上從一個(gè)位置隨機(jī)移動(dòng)到另一個(gè)位置所改善獲得的成本都是小成本。相反，如果動(dòng)作是很少被接受（因溫度當(dāng)前正處于低位，安置相當(dāng)高的品質(zhì)），也有不少改善成本。有了這個(gè)動(dòng)機(jī)，我們提出了一個(gè)新的溫度更新附表，在溫度增加的時(shí)間花費(fèi)在一個(gè)重要的小區(qū)域上，但不是全部動(dòng)作都被接受。如表1：最后，它表明在[12，13]。為此，就需要利用Raccept值來控制這個(gè)范圍限制器。塊是小于或等于交匯處的值，Dlimit單位除了在X和Y方向嘗試。一個(gè)小的Dlimit增加值由Raccept確保這僅僅是塊進(jìn)行交換考慮。而這些“本地交換“往往導(dǎo)致安置成本相對較小的變化，越來越多被接受的可能性增加。最初，Dlimit設(shè)置為整個(gè)芯片。每當(dāng)溫度降低，Dlimit整個(gè)芯片的尺寸為這個(gè)結(jié)果退火的第一部分，逐漸萎縮退火過程中的中間階段，并正在為退火低溫第1部分最后設(shè)計(jì)余量，當(dāng)T退火終止“*成本/ Nnets。該運(yùn)動(dòng)的邏輯塊總是至少影響到一個(gè)網(wǎng)。當(dāng)溫度高于平均凈成本的一個(gè)單位時(shí)，它是不可能接受任何成本增加的調(diào)配結(jié)果的，所以我們終止了退火。4路由算法VPR的路由器是基于試探談判的擁塞算法[14，8]。 基本上該算法由最初各條線路的最短路徑找到網(wǎng)， 無論任何接線段或邏輯塊管腳，都可能會(huì)導(dǎo)致過度使用。路由器的迭代過程包含順序抓取行動(dòng)和重新路由（由最低成本路徑中找到）中的每個(gè)電路網(wǎng)。對使用路由資源成本的函數(shù)，其對資源的任何過度使用都會(huì)讓當(dāng)前路由發(fā)生事先迭代。通過逐漸增加的多余認(rèn)購路由資源成本，該算法勢力替代路線網(wǎng)，以避免使用超額認(rèn)購資源，只剩下網(wǎng)最需要一個(gè)給定的資源。對于本文的實(shí)驗(yàn)結(jié)果，我們設(shè)置路由器的最大數(shù)量迭代為45，如果電路中路由沒有成功，一定數(shù)目的目錄中45迭代就被假定為不可路由通道的寬度。為了避免過于迂回路線以節(jié)省CPU時(shí)間，我們讓一個(gè)去凈路由最外的3個(gè)通道的凈終端邊界框。一個(gè)重要的執(zhí)行細(xì)節(jié)值得一提。無論是原探路者算法和Vpr路由器使用的Dijkstra算法（即一個(gè)迷宮路由器[15]），以每個(gè)網(wǎng)絡(luò)連接和AK用線網(wǎng)為依據(jù)，路由器調(diào)用通道的k 1次執(zhí)行所有需要的連接。在第一次調(diào)用迷宮路由波從凈源擴(kuò)大，直到它到達(dá)任何的K – 1值之后。路徑從源到接收器作為現(xiàn)在這個(gè)網(wǎng)的路由的第一部分。波前的迷宮路由被清空，新波前擴(kuò)展是從整個(gè)網(wǎng)絡(luò)布線開始發(fā)出的。之后的K 1路由器的迷宮調(diào)用凈終端將所有k值連接。不幸的是，這種方法需要高扇出網(wǎng)絡(luò)相當(dāng)多的CPU時(shí)間。高扇出網(wǎng)絡(luò)通?？缭酱蟛糠只蛩械腇PGA。因此，后者調(diào)用迷宮路由器的路由部分作為凈源會(huì)非常大，它將需要相當(dāng)長的時(shí)間以擴(kuò)大迷宮路由器波前部分到下一個(gè)接收器。幸好，有一個(gè)更有效的方法。當(dāng)達(dá)到凈水槽值時(shí)，加入所有路由資源分部需要連接水槽和目前的局部路由成本為0的波前（即擴(kuò)展列表）。當(dāng)前不要空迷宮路由波前，只要保證繼續(xù)擴(kuò)大正常。由于增加新的路徑路由的部分有一個(gè)零成本，由于這項(xiàng)新路徑通常相當(dāng)小迷宮路由器將首先擴(kuò)大它范圍，也需要相對較少的時(shí)間來添加此新波，如果整個(gè)波前擴(kuò)展了能實(shí)現(xiàn)那么下一個(gè)接收器將達(dá)到的速度遠(yuǎn)遠(yuǎn)超過現(xiàn)在。圖3說明了差異圖形。5實(shí)驗(yàn)結(jié)果各種FPGA在本節(jié)中使用的參數(shù)，總是選擇與先前參數(shù)有明顯對比的那些參數(shù)。所得結(jié)果在本節(jié)獲得了邏輯的4輸入LUT加上一個(gè)觸發(fā)器組成的塊，如圖所示在圖2。時(shí)鐘網(wǎng)和時(shí)序電路沒有遞交，因?yàn)樗ǔＪ锹酚赏ㄟ^專用FPGA的商業(yè)網(wǎng)絡(luò)中的路由。每個(gè)LUT的輸入出現(xiàn)在一個(gè)邏輯塊的一面，而邏輯塊輸出一般訪問底部和右側(cè)，如圖4。每個(gè)邏輯塊的輸入或輸出連接任何相鄰?fù)ǖ溃╯）（即Fc的=寬）。每根電線段和其他布線連接到三段，而在通道交叉口（即值= 3）和開關(guān)箱拓?fù)涫恰安幌嘟弧?這是因?yàn)樵?磁道接線段只連接在0磁道的其他布線段。以往大多數(shù)FPGA布線結(jié)果認(rèn)為“輸入引腳doglegs”是可能。如果輸入引腳之間的音軌和它連接接線盒的Fc通過獨(dú)立的SRAM位控制晶體所組成，為了驗(yàn)證兩條軌道上的這些開關(guān)通