【正文】 c16[1]，acc16[1]，acc16}+{acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17} +{acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15}+{acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14} +{acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13}+{acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12} +{acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11}+{acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10} +{acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9}+{acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8} +{acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7}+{acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6} +{acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5}+{acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4} +{acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3}+{acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2} +{acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1}。使用MAC單元還有一個(gè)優(yōu)點(diǎn)是系數(shù)可以存成系數(shù)表，可以方便地修改，這是移位方法代替乘法運(yùn)算所不及的。t*={t[7]，t[7]，t[7]，t[7:3]} t*t/8t3。={t[7]，t[7]，t[7]，t[7:3]} 之所以這么些就是為了節(jié)省資源，提高頻率以為例0100B補(bǔ)碼：11111110 而符號(hào)位不能變1110B1000=22. 對(duì)程序設(shè)計(jì)中的問題分析與總結(jié)在最開始的設(shè)計(jì)中，本文初始計(jì)劃使用乘法單元。在Verilog的運(yùn)算中實(shí)數(shù)乘法需要特殊的小數(shù)乘法器來單元來實(shí)現(xiàn)。我們使用過這樣的程序：reg [63:0] filter_in_force [0:3344]。 // Function definitions function real abs_real。 begin abs_real = arg 0 ? arg : arg。 initial begin // Constants filter_in_force [0] = $realtobits(+000)。 filter_in_force [2] = $realtobits(+000)?！到y(tǒng)無法實(shí)現(xiàn)real值得計(jì)算，于是這里需要我們用小數(shù)乘法器進(jìn)行特殊單元的方案解決。隨著FPGA 的發(fā)展以及相應(yīng)EDA 軟件工具的成熟，F(xiàn)PGA 在高速數(shù)字信號(hào)處理領(lǐng)域得到了越來越廣泛的應(yīng)用。目前，多數(shù)FPGA 上可以實(shí)現(xiàn)整數(shù)和標(biāo)準(zhǔn)邏輯矢量的乘法，但不支持浮點(diǎn)乘法運(yùn)算， 因此使得FPGA 在數(shù)值計(jì)算、數(shù)據(jù)分析和信號(hào)處理等方面受到了限制。在尾數(shù)的舍入中采用了基于預(yù)測和選擇的舍入方法，進(jìn)一步提高了運(yùn)算的速度，優(yōu)化了乘法器的性能。 inputclk，rst_n。//輸入的被乘數(shù)和乘數(shù) output[31:0] y_out。 output[0:0] x5。 output[31:0] x7。 reg[15:0] x1，x2，x3，x4。 reg[29:0] x6。 always (posedgeclk ) begin if(!rst_n )//復(fù)位時(shí)，全部寄存器變量清零 begin x1=1639。 x2=1639。 x3=1639。 x4=1639。 x5=139。x6=3039。 x7=3239。 y_out=3239。 end else/ begin x1=in_a[31:16]。//截取16位乘數(shù) x3=(x1[15]==0)?x1:{x1[15]，~x1[14:0]+139。 //據(jù)最高位判斷是否為負(fù)數(shù)， //若負(fù)數(shù)則把補(bǔ)碼轉(zhuǎn)成原碼 x4=(x2[15]==0)?x2:{x2[15]，~x2[14:0]+139。 x5=x3[15]^x4[15]。//兩數(shù)的數(shù)據(jù)位相乘 x7={x5，x6，139。 //乘積由1位符號(hào)位和30位數(shù)據(jù)位及1位無關(guān)組成； //因?yàn)槭切?shù)，往低位生長，所以無關(guān)位放置最低位 y_out=(x7[31]==0)?x7:{x7[31]，~x7[30:0]+139。 end end endmodule 小數(shù)乘法器的仿真結(jié)果如下圖214所示：圖214小數(shù)乘法器仿真結(jié)果全過程可以看成：把32位的小數(shù)截取高16位左移16位，變?yōu)?6位整數(shù)相乘得到32位整數(shù)乘積后，右移32位調(diào)整無關(guān)位的位置得到32位小數(shù)，這樣就可以完成早期程序中的小數(shù)乘法功能，然后來進(jìn)行設(shè)計(jì)中的FPGA數(shù)字濾波器設(shè)計(jì)的優(yōu)化。在Quartus 2的仿真中我們發(fā)現(xiàn)程序無法正常的完成運(yùn)行，究其原因在于小數(shù)乘法器的問題。于是，我們需求另外一種方法來解決這個(gè)問題，后來我們研究了移位算法。3 濾波器仿真濾波 在Matlab中進(jìn)行我們?cè)O(shè)計(jì)過的FIR數(shù)字濾波器的仿真，首先我們啟動(dòng)Matlab中的Simulink，啟動(dòng)方式是直接在文本窗口中輸入命令Simulink，或者點(diǎn)擊Matlab中的快速啟動(dòng)按鈕。
t=(1:200)/Fs。
x2=sin(2*pi*t*30)。
X= x1+ x2+ x3。
title(39。)。Module end//整個(gè)模擬濾波信號(hào)結(jié)束//使用軟件仿真出待濾波信號(hào)混合信號(hào)設(shè)定之后利用Matlab工具進(jìn)行模型仿真。找到【Simulation　Configuration Parameters】對(duì)話框，設(shè)置仿真參數(shù)如下Configuration Parameters設(shè)置完成之后運(yùn)行：可以直接點(diǎn)擊模塊窗口中的 ，開始進(jìn)行仿真。而將頻率為10Hz和60Hz的正弦波信號(hào)大大衰減，從而達(dá)到濾波效果。4 總結(jié)與展望 設(shè)計(jì)成果總結(jié)在理論積累和重復(fù)實(shí)踐的基礎(chǔ)上，多種濾波器設(shè)計(jì)思路已經(jīng)相當(dāng)成熟，設(shè)計(jì)出來的濾波器通過仿真概率高，仿真結(jié)果符合設(shè)計(jì)要求。 設(shè)計(jì)心得本次畢業(yè)設(shè)計(jì)主要包含了信號(hào)與系統(tǒng)，數(shù)字信號(hào)處理和FPGA方面的相關(guān)知識(shí)?；蛘咧苯舆M(jìn)行Verilog語言的編寫。我們的設(shè)計(jì)必須有系統(tǒng)的設(shè)計(jì)思維，把每一個(gè)細(xì)節(jié)都融入到整個(gè)系統(tǒng)中考慮，去發(fā)現(xiàn)整個(gè)FIR數(shù)字濾波器系統(tǒng)的主觀性、完整性、穩(wěn)定性和仿真功能的實(shí)現(xiàn)，才能讓各個(gè)細(xì)節(jié)完美縫合，才能快速的完成性能優(yōu)越的硬件設(shè)計(jì)。但是我們必須堅(jiān)持自己的設(shè)計(jì)思路，去尋找其他的解決方法比如本論文中所提到的小數(shù)乘法器。并且我們要善于積累和總結(jié)讓障礙成為我們的另一種知識(shí)沉淀，這樣我們才能融會(huì)貫通，才能更善于發(fā)現(xiàn)問題和解決問題。我們應(yīng)該一直堅(jiān)持自己的原則，對(duì)學(xué)術(shù)不拋棄，對(duì)自己不放棄。 第六期[7]曾繁泰，陳美金，VHDL程序設(shè)計(jì)[M]，北京：清華大學(xué)出版社， 2000[8]王金明，[J]，電視技術(shù)，2003[9]侯伯亨，[M].西安：西安電子科技大學(xué)出版社，1999[10] 謝子常，[J]，福建電腦，2004.(5)[11] Filters. AFSO1O1[Z].[12]張志涌，[M] 北京航空航天大學(xué)出版社[13] 賴聯(lián)有，吳偉力，[J].集美大學(xué)學(xué)報(bào)(自然科學(xué)版) .2006，11(4)：347～350[14] 張凱，[M].北京：國防工業(yè)出版社，2004。這里我致以最誠摯的謝意。在這次設(shè)計(jì)進(jìn)行的過程中，馮老師依然在給大一、大二的學(xué)弟學(xué)妹們上課，在百忙之中還不忘抽出時(shí)間來給我督促和指導(dǎo)論文的寫作。這時(shí)馮老師不停的給我鼓勵(lì)，并且?guī)曳治龀绦虻腻e(cuò)誤指導(dǎo)我去做小數(shù)乘法器的研究，從而很好的解決了程序設(shè)計(jì)中的問題。在此論文脫稿之際，我再一次向她致以最誠摯的謝意。我也要感謝我的母校錦城學(xué)院，是他提供了良好的學(xué)習(xí)環(huán)境和生活環(huán)境，讓我的大學(xué)生活豐富多姿，為我的人生留下精彩的一筆。愿所有的老師、同學(xué)們、朋友們身體健康！譯 文VPR：一種新的包裝，布局和布線工具的FPGA研究沃恩貝茨和喬納森羅斯系電氣與計(jì)算機(jī)工程系，多倫多大學(xué)多倫多，ON，加拿大M5S3G4{沃恩，jayar} 摘 要 我們描述了一個(gè)基于FPGA新的功能和CAD工具使用的算法，各種途徑和方（VPR）。雖然常用的算法是基于已知的方法，是我們目前而言改善運(yùn)行時(shí)間和質(zhì)量的幾個(gè)有效方法。VPR是針對(duì)一個(gè)范圍廣泛的FPGA架構(gòu)的能力，并且源代碼是公開的。1 簡介在FPGA的研究中，人們通常必須評(píng)估新結(jié)構(gòu)特色的實(shí)用工具而做評(píng)估實(shí)驗(yàn)。因此，有相當(dāng)大的對(duì)于靈活CAD工具的需求，這樣才可以針對(duì)各種架構(gòu)的FPGA做高效的設(shè)計(jì)，從而便于比較均勻的設(shè)計(jì)架構(gòu)。這是公開的?jayar/軟件。路由相優(yōu)于所有的VPR在查看FPGA的路由器方面，任何標(biāo)準(zhǔn)基準(zhǔn)測試的結(jié)果都可用，并且指出VPR的砂礦和路由器的組合勝過所有出版的FPGA布局和布線工具。在第3和第4節(jié)，我們描述了布局布線法。在第6節(jié)得出了我們的結(jié)論，并提出一些VPR將來的升級(jí)。VPR投入到由一個(gè)technologymapped 網(wǎng)表和一個(gè)文本文件描述了的FPGA架構(gòu)中。VPR的輸出由布局、布線和統(tǒng)計(jì)組成，評(píng)估一項(xiàng)有用的工具FPGA架構(gòu)，如路由線長，跟蹤計(jì)數(shù)最大凈長度。此外，如果全球路由要執(zhí)行，你也可以指定： ?橫向和縱向通道的相對(duì)寬度之和 ?在不同區(qū)域的FPGA的渠道相對(duì)寬度。當(dāng)前的體系結(jié)構(gòu)描述格式不允許跨越多個(gè)領(lǐng)域和多個(gè)邏輯塊和被列入路由體系結(jié)構(gòu)，但我們目前加入此功能。每個(gè)路由跟蹤和建設(shè)中的每一個(gè)腳成為在這個(gè)圖中的節(jié)點(diǎn)，圖邊表示為允許的連接。雖然VPR最初是島式FPGA的開發(fā)[2，3]，它也可以和以行為為基礎(chǔ)的FPGA應(yīng)用[4]。最后，VPR的內(nèi)置圖形允許交互式可視化的布局，路由可用資源和互連的可能途徑路由資源。 VPACK可以針對(duì)邏輯塊組成一個(gè)LUT，如圖2所示，因?yàn)檫@是一種常見的FPGA邏輯元件。這些“clusterbased”邏輯塊類似于最近由Altera FPGA開發(fā)的工具類型。我們已經(jīng)嘗試與幾個(gè)不同的成本函數(shù)聯(lián)系，發(fā)現(xiàn)我們稱之為線性擠塞的成本函數(shù)提供了一個(gè)合理的計(jì)算時(shí)間，最好的結(jié)果[8]。對(duì)于每一個(gè)網(wǎng)，北方新宇和bby指出在其邊界框的水平和垂直跨度分別為Q（n）的因數(shù)補(bǔ)償。它的價(jià)值取決于凈N兩端號(hào)碼。賈夫常數(shù)x（n）、?（n）為平均信道容量（在首部）在X和Y方向，分別比較全凈邊框和成本函數(shù)的余量，需要更多的調(diào)配路由的領(lǐng)域，F(xiàn)PGA具有窄渠道。在這種情況下，賈夫是一個(gè)常數(shù)，函數(shù)的線性阻塞耗費(fèi)降低到一個(gè)包圍盒的成本函數(shù)。我們已經(jīng)開發(fā)出一種新的退火附表，導(dǎo)致非常高品質(zhì)的展示位置，并在其中給出退火參數(shù)的自動(dòng)調(diào)節(jié)功能，不同的成本和電路尺寸。讓Nblocks是總數(shù)邏輯塊加的I / O口電路中的數(shù)量。接下來，我們執(zhí)行Nblocks移動(dòng)（成對(duì)掉期）的邏輯塊或I / O口，并計(jì)算出不同的成本，這些Nblocks標(biāo)準(zhǔn)偏差配置。正如在[12]，默認(rèn)號(hào)碼的行為在每個(gè)溫度都有評(píng)價(jià)。減少溫度每秒移動(dòng)數(shù)的10倍，例如，加快安置到10倍，并降低了大約只有10％的最終填筑質(zhì)量。相反，如果動(dòng)作是很少被接受（因溫度當(dāng)前正處于低位，安置相當(dāng)高的品質(zhì)），也有不少改善成本。如表1：最后，它表明在[12，13]。塊是小于或等于交匯處的值，Dlimit單位除了在X和Y方向嘗試。而這些“本地交換“往往導(dǎo)致安置成本相對(duì)較小的變化，越來越多被接受的可能性增加。每當(dāng)溫度降低，Dlimit整個(gè)芯片的尺寸為這個(gè)結(jié)果退火的第一部分，逐漸萎縮退火過程中的中間階段，并正在為退火低溫第1部分最后設(shè)計(jì)余量，當(dāng)T退火終止“*成本/ Nnets。當(dāng)溫度高于平均凈成本的一個(gè)單位時(shí)，它是不可能接受任何成本增加的調(diào)配結(jié)果的，所以我們終止了退火。 基本上該算法由最初各條線路的最短路徑找到網(wǎng)， 無論任何接線段或邏輯塊管腳，都可能會(huì)導(dǎo)致過度使用。對(duì)使用路由資源成本的函數(shù)，其對(duì)資源的任何過度使用都會(huì)讓當(dāng)前路由發(fā)生事先迭代。對(duì)于本文的實(shí)驗(yàn)結(jié)果，我們?cè)O(shè)置路由器的最大數(shù)量迭代為45，如果電路中路由沒有成功，一定數(shù)目的目錄中45迭代就被假定為不可路由通道的寬度。一個(gè)重要的執(zhí)行細(xì)節(jié)值得一提。在第一次調(diào)用迷宮路由波從凈源擴(kuò)大，直到它到達(dá)任何的K – 1值之后。波前的迷宮路由被清空，新波前擴(kuò)展是從整個(gè)網(wǎng)絡(luò)布線開始發(fā)出的。不幸的是，這種方法需要高扇出網(wǎng)絡(luò)相當(dāng)多的CPU時(shí)間。因此，后者調(diào)用迷宮路由器的路由部分作為凈源會(huì)非常大，它將需要相當(dāng)長的時(shí)間以擴(kuò)大迷宮路由器波前部分到下一個(gè)接收器。當(dāng)達(dá)到凈水槽值時(shí)，加入所有路由資源分部需要連接水槽和目前的局部路由成本為0的波前（即擴(kuò)展列表）。由于增加新的路徑路由的部分有一個(gè)零成本，由于這項(xiàng)新路徑通常相當(dāng)小迷宮路由器將首先擴(kuò)大它范圍，也需要相對(duì)較少的時(shí)間來添加此新波，如果整個(gè)波前擴(kuò)展了能實(shí)現(xiàn)那么下一個(gè)接收器將達(dá)到的速度遠(yuǎn)遠(yuǎn)超過現(xiàn)在。5實(shí)驗(yàn)結(jié)果各種FPGA在本節(jié)中使用的參數(shù)，總是選擇與先前參數(shù)有明顯對(duì)比的那些參數(shù)。時(shí)鐘網(wǎng)和時(shí)序電路沒有遞交，因?yàn)樗ǔＪ锹酚赏ㄟ^專用FPGA的商業(yè)網(wǎng)絡(luò)中的路由。每個(gè)邏輯塊的輸入或輸出連接任何相鄰?fù)ǖ溃╯）（即Fc的=寬）。以往大多數(shù)FPGA布線結(jié)果認(rèn)為“輸入引腳doglegs”是可能