畢業(yè)論文-基于fpga的iir數(shù)字濾波器的實(shí)現(xiàn)-資料下載頁
2024-11-10 10:20本頁面
【導(dǎo)讀】在數(shù)字信號(hào)處理應(yīng)用中，數(shù)字濾波器十分重要并已經(jīng)獲得廣泛應(yīng)用。供了小型、多功能、低成本與低功率消耗的特性。由于數(shù)字信號(hào)先天上優(yōu)于模擬信。一般的數(shù)字信號(hào)處理過程如下圖[1]：。現(xiàn)今新型大規(guī)模與超大規(guī)模集成電路推陳出新。密集成度可以做得很高。還有數(shù)字組件比模擬組件比較容易應(yīng)用于集成電路的合。起來的，適合于作數(shù)字信號(hào)處理的高速高位單芯片計(jì)算機(jī)。他們體積小、功能強(qiáng)、形處理，模式識(shí)別和譜分析等應(yīng)用中的一種基本的處理部件。本可靠性等原因而無法實(shí)現(xiàn)的功能。數(shù)字信號(hào)處理主要是研究用數(shù)字或符。具體來說，凡是用數(shù)字方式對(duì)信號(hào)進(jìn)行濾波、變換、調(diào)制、采用EPF10K10LC84芯片，同時(shí)Altera提供的EPC1和EPC2是供器件配置用的EPROM. 它們是通過串行數(shù)據(jù)流來配置FLEX10K器件的。單元四部分組成。所以，用FPGA使試驗(yàn)、制作樣片，能以最快的速度占領(lǐng)市場(chǎng)。VHDL的最大特點(diǎn)是描述能力極強(qiáng)，可覆蓋邏輯設(shè)計(jì)的諸多領(lǐng)域和層。因此VHDL作為一種文件和模塊語言，允許明確的指定和仿真數(shù)字邏輯系統(tǒng)的行為。
【正文】 理想。 所以本次的設(shè)計(jì)中 采用一個(gè)折中的方法實(shí)現(xiàn)，即乘加單元（ mac）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運(yùn)算速度。需要注意的是， MAX+PLUS II 的 LPM 庫中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。每個(gè) 二階節(jié)完成一次運(yùn)算共需要 6個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的 mac 實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu)，即每個(gè)數(shù)據(jù)經(jīng)過兩個(gè)二階節(jié)輸出只需要 6個(gè)時(shí)鐘周期 [5]。 第一級(jí)乘累加器的源程序如下： package n_bit_int is subtype bits8 is integer range 2**7 to 2**71。 end n_bit_int。 library work。 use 。 library IEEE。 use 。 use 。 本科畢業(yè)設(shè)計(jì)說明書 第 25 頁 共 32 頁 entity mac is Port (clk:in std_logic。 x0:in bits8。 x1:in bits8。 x2:in bits8。 y0:in bits8。 y1:in bits8。 y2:out bits8 )。 end mac。 architecture flex of mac is begin process begin wait until clk=39。139。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 end process。 end flex。 第二級(jí)乘累加器的源程序?yàn)椋? package n_bit_int is subtype bits8 is integer range 2**7 to 2**71。 end n_bit_int。 library work。 use 。 library IEEE。 use 。 use 。 entity mac2 is Port (clk:in std_logic。 本科畢業(yè)設(shè)計(jì)說明書 第 26 頁 共 32 頁 y0:in bits8。 y1:in bits8。 y2:in bits8。 q0:in bits8。 q1:in bits8。 q2:out bits8 )。 end mac2。 architecture flex of mac2 is begin process begin wait until clk=39。139。 q2=(252*y2436*y1+252*y0+1818*q1913*q0)/1024。 end process。 end flex。 乘累加器在時(shí)鐘的上升沿計(jì)算，并經(jīng)過一小段時(shí)間輸出數(shù)據(jù)，累加器累加的結(jié)果需輸入寄存器再輸出，兩個(gè)乘累 加器只是輸入信號(hào)和兩級(jí)濾波器的系數(shù)不同，其余都相同，這樣設(shè)計(jì)的好處是想改變?yōu)V波器的性能時(shí)，只需將濾波器的系數(shù)改變即可，比較方便 [6]。 IIR總體模塊的實(shí)現(xiàn) 由上面所描述的幾個(gè)模塊，可得出 IIR濾波器的總體實(shí)現(xiàn)框圖，利用幾個(gè)模塊模型，直接可以編譯出 IIR濾波器的 VHDL實(shí)現(xiàn)，即將上述幾個(gè)模塊連接在一起即可。如下圖所示， IIR濾波器由六個(gè)寄存器，兩個(gè)乘累加器組成。 第一級(jí)的乘累加器輸出為第二級(jí)乘累加器的一個(gè)輸入，其余輸入為第一級(jí)輸出經(jīng)過寄存器后的輸出，或?yàn)榉答伝貋淼男盘?hào)，輸入時(shí)鐘和復(fù)位信號(hào)相同， dout1為一級(jí)乘累加器的輸出， dout2為二級(jí)乘累加器的輸出，也為總的輸出，具體的框圖如圖 。 本科畢業(yè)設(shè)計(jì)說明書 第 27 頁 共 32 頁 圖 IIR濾波器 VHDL語言總體實(shí)現(xiàn) 系統(tǒng)性能測(cè)試 系統(tǒng)性能的測(cè)試采用單極性方波周期信號(hào)作為輸入信號(hào)。信號(hào)的頻率為 1MHz，在采樣頻率為 2MHz 時(shí)，每個(gè)周期采樣 20個(gè)點(diǎn)，其二次諧波的數(shù)字頻輸入到 MAX153的信號(hào)電壓幅度為 ，則經(jīng)過 A/D 轉(zhuǎn)換后的輸出為 00H～ FFH。由于低通濾波器的阻帶截止頻率選在 200KHz，衰減 32dB 由信號(hào)理論分析可知，周期方波信號(hào)沒有二次諧波，所以對(duì)三次諧 波的衰減經(jīng)過 IIR 濾波器后輸出有直流分量的基波正弦信號(hào)。 本科畢業(yè)設(shè)計(jì)說明書 第 28 頁 共 32 頁 5 結(jié)論 本論文在一步一步循序漸進(jìn)的過程中完成了課題任務(wù)。首先從全局出發(fā)，描述了課題所涉及的知識(shí)領(lǐng)域，以及目前的發(fā)展背景，對(duì)整個(gè)數(shù)字信號(hào)處理、 FPGA實(shí)現(xiàn)、數(shù)字濾波器及其設(shè)計(jì)理論有了一個(gè)基本的了解。其次，重點(diǎn)討論了 IIR濾波器系數(shù)的計(jì)算，以及 IIR濾波器的多種結(jié)構(gòu)設(shè)計(jì)方法，在此基礎(chǔ)上，利用 MATLAB軟件及 C語言完成了所計(jì)算的濾波器系數(shù)及其差分方程的正確性。然后，根據(jù)理論結(jié)構(gòu)進(jìn)行了 IIR濾波器的設(shè)計(jì)，采用 VHDL語言描述了組成濾 波器的各個(gè)模塊，并進(jìn)行了功能和時(shí)序仿真，證明了設(shè)計(jì)的正確性。 通過設(shè)計(jì)，我學(xué)習(xí)到了 FPGA器件的結(jié)構(gòu)及其強(qiáng)大的功能，基本掌握了Max+plusII、 Protel99軟件的使用。由于時(shí)間原因，設(shè)計(jì)目前還存在一些問題： 由于在設(shè)計(jì)中總有延遲和誤差，本設(shè)計(jì)的波形結(jié)果存在一些誤差，輸入的方波信號(hào)，輸出正弦信號(hào)的峰頂和峰底都有一定的丟失。 總的來說，本設(shè)計(jì)在軟件方面比較圓滿的完成課題設(shè)計(jì)要求，基本上符合設(shè)計(jì)方案。本科畢業(yè)設(shè)計(jì)說明書 第 29 頁 共 32 頁 附錄 A 原理圖 圖 1 IIR濾波器硬件實(shí)現(xiàn)原理圖 本科畢業(yè)設(shè)計(jì)說明書 第 30 頁 共 32 頁 附錄 B 實(shí)物電路板 圖 2 IIR濾波器硬件實(shí)物電路板 本科畢業(yè)設(shè)計(jì)說明書 第 31 頁 共 32 頁 參 考 文 獻(xiàn) [1][英 ] feachor,BarrieW [M].羅鵬飛、楊世海、朱國(guó)富翻譯。北京：電子工業(yè)出版社， 2020。 [2]王世一。數(shù)字信號(hào)處理 [M]。北京：北京理工大學(xué)出版社， 1997。 [3][美 ]Jerry Whitaker. DTV: the Revolution in Electronic Imaging [M].北京：電子工業(yè)出版社， 2020 [4]于楓，張麗英等。 ALTERA 可編程邏輯器件應(yīng)用技術(shù)。北 京，科學(xué)出版社。 2020 [5]雪倪，向東。基于 FPGA 的四階 IIR 數(shù)字濾波器。重慶師范學(xué)院信息技術(shù)系。 [6]張凱，林偉。 VHDL 實(shí)例剖析，國(guó)防工業(yè)出版社。 2020 [7]徐惠民，安德寧。數(shù)字邏輯設(shè)計(jì)與 VHDL 的描述（第二版）機(jī)械工業(yè)出版社。 2020 [8][美 ]Uwe Meyer－ FPGA 實(shí)現(xiàn)。劉凌，胡永生，翻譯。清華大學(xué)出版社， 2020 [9]任勇峰，莊新敏。 VHDL 與硬件實(shí)現(xiàn)速成。國(guó)防工業(yè)出版社。 2020 [10]文峰，賈光輝，自動(dòng)控制理論 [M]。北京，中國(guó)電力出版社。 2020 [11]Duane Hanselman ， Bruce Littlefield。精通 MATLAB 綜合輔導(dǎo)與指南。李人厚，張安平 等翻譯。西安交通大學(xué)出版社。 1998 [12]徐欣，于紅旗?；?FPGA 的嵌入式系統(tǒng)設(shè)計(jì)。北京機(jī)械工業(yè)出版社， 2020 [13]鄭阿奇， Visual C＋＋實(shí)用教程，電子工業(yè)出版社。 2020 [14]。數(shù)字信號(hào)處理，北京：機(jī)械工業(yè)出版， 1999. [15] 陳愛弟編著、 Protel 99se 實(shí)用培訓(xùn)教程，北京；人民郵電出版社。 2020 本科畢業(yè)設(shè)計(jì)說明書 第 32 頁 共 32 頁 致 謝 在這為 期將近一個(gè)學(xué)期的畢業(yè)設(shè)計(jì)過程中，我感謝中北大學(xué)電子科學(xué)與技術(shù)系所有給予我指導(dǎo)和幫助的老師和同學(xué)們 ， 特別要感謝的是 我的指導(dǎo)老師楊玉華老師。楊老師審慎的研究態(tài)度是我學(xué)習(xí)的榜樣。在設(shè)計(jì)初期幫我明確了設(shè)計(jì)的方向，而且在之后的設(shè)計(jì)中給予悉心指導(dǎo)。楊老師在設(shè)計(jì)期間給予我關(guān)懷與幫助使我的畢業(yè)設(shè)計(jì)能夠順利進(jìn)行，我的進(jìn)步都含著楊老師的心血，師恩如海，特在此表示謝意。 其次，要感謝系領(lǐng)導(dǎo)以及分管我們畢業(yè)設(shè)計(jì)的各位工作人員在我畢業(yè)設(shè)計(jì)期間的嚴(yán)格要求和時(shí)刻督促，使我的設(shè)計(jì)能夠順利完成。 還要感謝 18 系機(jī)房的管理人員和實(shí)驗(yàn)樓研究生為 我的畢業(yè)設(shè)計(jì)創(chuàng)造了良好的條件。 謹(jǐn)在此表示衷心的感謝。
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