【導讀】在數字信號處理應用中，數字濾波器十分重要并已經獲得廣泛應用。供了小型、多功能、低成本與低功率消耗的特性。由于數字信號先天上優(yōu)于模擬信。一般的數字信號處理過程如下圖[1]：。現(xiàn)今新型大規(guī)模與超大規(guī)模集成電路推陳出新。密集成度可以做得很高。還有數字組件比模擬組件比較容易應用于集成電路的合。起來的，適合于作數字信號處理的高速高位單芯片計算機。他們體積小、功能強、形處理，模式識別和譜分析等應用中的一種基本的處理部件。本可靠性等原因而無法實現(xiàn)的功能。數字信號處理主要是研究用數字或符。具體來說，凡是用數字方式對信號進行濾波、變換、調制、采用EPF10K10LC84芯片，同時Altera提供的EPC1和EPC2是供器件配置用的EPROM. 它們是通過串行數據流來配置FLEX10K器件的。單元四部分組成。所以，用FPGA使試驗、制作樣片，能以最快的速度占領市場。VHDL的最大特點是描述能力極強，可覆蓋邏輯設計的諸多領域和層。因此VHDL作為一種文件和模塊語言，允許明確的指定和仿真數字邏輯系統(tǒng)的行為。

　　

【正文】 理想。 所以本次的設計中 采用一個折中的方法實現(xiàn)，即乘加單元（ mac）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運算速度。需要注意的是， MAX+PLUS II 的 LPM 庫中乘法運算為無符號數的陣列乘法，所以使用時需要先將兩個補碼乘數轉換為無符號數相乘后，再將乘積轉換為補碼乘積輸出。每個 二階節(jié)完成一次運算共需要 6個時鐘周期，而且需采用各自獨立的 mac 實現(xiàn)兩級流水線結構，即每個數據經過兩個二階節(jié)輸出只需要 6個時鐘周期 [5]。 第一級乘累加器的源程序如下： package n_bit_int is subtype bits8 is integer range 2**7 to 2**71。 end n_bit_int。 library work。 use 。 library IEEE。 use 。 use 。 本科畢業(yè)設計說明書 第 25 頁 共 32 頁 entity mac is Port (clk:in std_logic。 x0:in bits8。 x1:in bits8。 x2:in bits8。 y0:in bits8。 y1:in bits8。 y2:out bits8 )。 end mac。 architecture flex of mac is begin process begin wait until clk=39。139。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 end process。 end flex。 第二級乘累加器的源程序為： package n_bit_int is subtype bits8 is integer range 2**7 to 2**71。 end n_bit_int。 library work。 use 。 library IEEE。 use 。 use 。 entity mac2 is Port (clk:in std_logic。 本科畢業(yè)設計說明書 第 26 頁 共 32 頁 y0:in bits8。 y1:in bits8。 y2:in bits8。 q0:in bits8。 q1:in bits8。 q2:out bits8 )。 end mac2。 architecture flex of mac2 is begin process begin wait until clk=39。139。 q2=(252*y2436*y1+252*y0+1818*q1913*q0)/1024。 end process。 end flex。 乘累加器在時鐘的上升沿計算，并經過一小段時間輸出數據，累加器累加的結果需輸入寄存器再輸出，兩個乘累 加器只是輸入信號和兩級濾波器的系數不同，其余都相同，這樣設計的好處是想改變?yōu)V波器的性能時，只需將濾波器的系數改變即可，比較方便 [6]。 IIR總體模塊的實現(xiàn) 由上面所描述的幾個模塊，可得出 IIR濾波器的總體實現(xiàn)框圖，利用幾個模塊模型，直接可以編譯出 IIR濾波器的 VHDL實現(xiàn)，即將上述幾個模塊連接在一起即可。如下圖所示， IIR濾波器由六個寄存器，兩個乘累加器組成。 第一級的乘累加器輸出為第二級乘累加器的一個輸入，其余輸入為第一級輸出經過寄存器后的輸出，或為反饋回來的信號，輸入時鐘和復位信號相同， dout1為一級乘累加器的輸出， dout2為二級乘累加器的輸出，也為總的輸出，具體的框圖如圖 。 本科畢業(yè)設計說明書 第 27 頁 共 32 頁 圖 IIR濾波器 VHDL語言總體實現(xiàn) 系統(tǒng)性能測試 系統(tǒng)性能的測試采用單極性方波周期信號作為輸入信號。信號的頻率為 1MHz，在采樣頻率為 2MHz 時，每個周期采樣 20個點，其二次諧波的數字頻輸入到 MAX153的信號電壓幅度為 ，則經過 A/D 轉換后的輸出為 00H～ FFH。由于低通濾波器的阻帶截止頻率選在 200KHz，衰減 32dB 由信號理論分析可知，周期方波信號沒有二次諧波，所以對三次諧 波的衰減經過 IIR 濾波器后輸出有直流分量的基波正弦信號。 本科畢業(yè)設計說明書 第 28 頁 共 32 頁 5 結論 本論文在一步一步循序漸進的過程中完成了課題任務。首先從全局出發(fā)，描述了課題所涉及的知識領域，以及目前的發(fā)展背景，對整個數字信號處理、 FPGA實現(xiàn)、數字濾波器及其設計理論有了一個基本的了解。其次，重點討論了 IIR濾波器系數的計算，以及 IIR濾波器的多種結構設計方法，在此基礎上，利用 MATLAB軟件及 C語言完成了所計算的濾波器系數及其差分方程的正確性。然后，根據理論結構進行了 IIR濾波器的設計，采用 VHDL語言描述了組成濾 波器的各個模塊，并進行了功能和時序仿真，證明了設計的正確性。 通過設計，我學習到了 FPGA器件的結構及其強大的功能，基本掌握了Max+plusII、 Protel99軟件的使用。由于時間原因，設計目前還存在一些問題： 由于在設計中總有延遲和誤差，本設計的波形結果存在一些誤差，輸入的方波信號，輸出正弦信號的峰頂和峰底都有一定的丟失。 總的來說，本設計在軟件方面比較圓滿的完成課題設計要求，基本上符合設計方案。本科畢業(yè)設計說明書 第 29 頁 共 32 頁 附錄 A 原理圖 圖 1 IIR濾波器硬件實現(xiàn)原理圖 本科畢業(yè)設計說明書 第 30 頁 共 32 頁 附錄 B 實物電路板 圖 2 IIR濾波器硬件實物電路板 本科畢業(yè)設計說明書 第 31 頁 共 32 頁 參 考 文 獻 [1][英 ] feachor,BarrieW [M].羅鵬飛、楊世海、朱國富翻譯。北京：電子工業(yè)出版社， 2020。 [2]王世一。數字信號處理 [M]。北京：北京理工大學出版社， 1997。 [3][美 ]Jerry Whitaker. DTV: the Revolution in Electronic Imaging [M].北京：電子工業(yè)出版社， 2020 [4]于楓，張麗英等。 ALTERA 可編程邏輯器件應用技術。北 京，科學出版社。 2020 [5]雪倪，向東。基于 FPGA 的四階 IIR 數字濾波器。重慶師范學院信息技術系。 [6]張凱，林偉。 VHDL 實例剖析，國防工業(yè)出版社。 2020 [7]徐惠民，安德寧。數字邏輯設計與 VHDL 的描述（第二版）機械工業(yè)出版社。 2020 [8][美 ]Uwe Meyer－ FPGA 實現(xiàn)。劉凌，胡永生，翻譯。清華大學出版社， 2020 [9]任勇峰，莊新敏。 VHDL 與硬件實現(xiàn)速成。國防工業(yè)出版社。 2020 [10]文峰，賈光輝，自動控制理論 [M]。北京，中國電力出版社。 2020 [11]Duane Hanselman ， Bruce Littlefield。精通 MATLAB 綜合輔導與指南。李人厚，張安平 等翻譯。西安交通大學出版社。 1998 [12]徐欣，于紅旗?；?FPGA 的嵌入式系統(tǒng)設計。北京機械工業(yè)出版社， 2020 [13]鄭阿奇， Visual C＋＋實用教程，電子工業(yè)出版社。 2020 [14]。數字信號處理，北京：機械工業(yè)出版， 1999. [15] 陳愛弟編著、 Protel 99se 實用培訓教程，北京；人民郵電出版社。 2020 本科畢業(yè)設計說明書 第 32 頁 共 32 頁 致 謝 在這為 期將近一個學期的畢業(yè)設計過程中，我感謝中北大學電子科學與技術系所有給予我指導和幫助的老師和同學們 ， 特別要感謝的是 我的指導老師楊玉華老師。楊老師審慎的研究態(tài)度是我學習的榜樣。在設計初期幫我明確了設計的方向，而且在之后的設計中給予悉心指導。楊老師在設計期間給予我關懷與幫助使我的畢業(yè)設計能夠順利進行，我的進步都含著楊老師的心血，師恩如海，特在此表示謝意。 其次，要感謝系領導以及分管我們畢業(yè)設計的各位工作人員在我畢業(yè)設計期間的嚴格要求和時刻督促，使我的設計能夠順利完成。 還要感謝 18 系機房的管理人員和實驗樓研究生為 我的畢業(yè)設計創(chuàng)造了良好的條件。 謹在此表示衷心的感謝。