【正文】 楊老師在設(shè)計期間給予我關(guān)懷與幫助使我的畢業(yè)設(shè)計能夠順利進(jìn)行，我的進(jìn)步都含著楊老師的心血，師恩如海，特在此表示謝意。 1998 [12]徐欣，于紅旗。 VHDL 與硬件實現(xiàn)速成。重慶師范學(xué)院信息技術(shù)系。 [2]王世一。首先從全局出發(fā)，描述了課題所涉及的知識領(lǐng)域，以及目前的發(fā)展背景，對整個數(shù)字信號處理、 FPGA實現(xiàn)、數(shù)字濾波器及其設(shè)計理論有了一個基本的了解。 乘累加器在時鐘的上升沿計算，并經(jīng)過一小段時間輸出數(shù)據(jù)，累加器累加的結(jié)果需輸入寄存器再輸出，兩個乘累 加器只是輸入信號和兩級濾波器的系數(shù)不同，其余都相同，這樣設(shè)計的好處是想改變?yōu)V波器的性能時，只需將濾波器的系數(shù)改變即可，比較方便 [6]。 q1:in bits8。 library IEEE。139。 x0:in bits8。 第一級乘累加器的源程序如下： package n_bit_int is subtype bits8 is integer range 2**7 to 2**71。 end Behavioral。 then xout=00000000。 use 。 CLKI: 外部 CPU 時鐘 。外部 CPU 可以通過 READ 信號來訪問濾波器的計算結(jié)果 ,另外 ,外部 CPU 也可以通過地址總線 A[3: 0]對內(nèi)部的存儲器進(jìn)行訪問 ,用 WRITE 信號對濾波器系數(shù)進(jìn)行寫操作 ,這樣外部 CPU 就可以根據(jù)自己的需要對濾波器進(jìn)行配置 ,靈活地實現(xiàn)各種功能 .各信號的含義如下 : SDATA : 串行輸入數(shù)據(jù) 。數(shù)據(jù)在執(zhí)行單元內(nèi)進(jìn)行處理。 VEE 和 COMPE: VEE 接 到 18V,它們之間必須接一個電容以防止高電平 。 RD 讀輸入 ,低電平有效 INT 中斷輸出 , 低電平有效 GND 接地引腳 VREF? 參考電壓 ,Vss VREF VREF? ? ? ? VREF? 參考電壓 , DDV R E F V R E F V? ? ? ? CS 片選端 , 低電平有效 VSS 單極 VSS=0,雙極 VSS=1,本設(shè)計 VSS=0 VDD VDD=+5V FPGA 芯片 以下是在本設(shè)計中用到的 FPGA 芯片是 EPF10K10LC84 它的連接圖如下圖 ： 圖 FPGA電路 本科畢業(yè)設(shè)計說明書 第 16 頁 共 32 頁 FPGA 配置芯片－ EPC2LC20 EPC2LC20 是 Altera 公司 FLEX10K 系列器件的 EPROM 配置芯片，具有低功耗，并且在等待狀態(tài)下消耗幾乎是零的優(yōu)點， 5V 或者 供電，在軟件方面由 Altera公司的 MAX+PLUS II 進(jìn)行燒錄程序，封裝采用 PLCC20 或者 TQFP32，本設(shè)計采用 5V供電。q1=q2。 if(i==350) x2=800。 fp=fopen(d:\\,wt)。x2=0。 圖 四階 IIR橢圓濾波器頻率響應(yīng)曲線 如果采用直 接型結(jié)構(gòu)實現(xiàn)，需用的乘法器和延遲單元相對較多，而且分子和分母的系數(shù)相差較大，需要較多的二進(jìn)制位數(shù)才能實現(xiàn)相應(yīng)的精度要求。 這種結(jié) 構(gòu)的另一個優(yōu)點是存儲單元需要較少 ,在硬件實現(xiàn)時 ,可 以用一個二階節(jié)進(jìn)行時分復(fù)用 ,從而降低對 FPGA 硬件資 源的要求 [13]。如果時序上有錯誤就要尋找問題的根源，返回設(shè)計中的某個步驟改寫設(shè)計，這些都是要做延時分析時才能知道 [9]。而在仿真的延時驗證中，我們研究包括估計延遲時間的電路的操作，并檢驗上升時間，保持時間，和其它延時是否滿足要求。這樣的編輯器有自動高亮、 VHDL 關(guān)鍵字、自動縮進(jìn)等，對常用的程序結(jié)構(gòu)內(nèi)部模塊的語法進(jìn)行檢查，單擊進(jìn)入編譯等功能。在 VHDL 的基本設(shè)計過程中，有幾個步驟通常叫做設(shè)計流程。 VHDL 的最大特點 是描述能力極強，可覆蓋邏輯設(shè)計的諸多領(lǐng)域和層次，并支持眾多的硬件模型。用戶可以反復(fù)的編程、擦除。當(dāng) IOE 作為專業(yè)時鐘引腳時，這些寄存器提供特殊的功能。 （ 1） 嵌入陣列 嵌入式陣列塊是由一系列的 EAB 構(gòu)成的，當(dāng)要實現(xiàn)有關(guān)存儲器功能時，每個EAB提供 2048 位用來構(gòu)造 RAM、 ROM、 FIFO、和雙端 RAM 等功能。數(shù)字信號處理主要是研究用數(shù)字或符號的序列來表示信號波形，并用數(shù)字的方式去處理這些序列，把它們改變成在某種意義上更為有希望的形式，以便估計信號的特征參量，或削弱信號中多余分量和增強信號中的有用分量。由于數(shù)字信號先天上優(yōu)于模擬信號，因此數(shù)字信號對 噪聲的免疫力遠(yuǎn)較模擬信號來得好，信號能長時間的保存或長距離的傳輸且比較不容易產(chǎn)生失真現(xiàn)象，數(shù)字信號在近年來發(fā)展迅速，成為一種主流學(xué)識。一般的數(shù)字信號處理過程如下圖 [1]： 圖 ： 數(shù)字信號處理流程 數(shù)字信號處理器有以下幾個優(yōu)點： a． 靈活性好 現(xiàn)今新型大規(guī)模與超大規(guī)模集成電路推陳出新。具體來說，凡是用數(shù)字方式對信號進(jìn)行濾波、變換、調(diào)制、解調(diào)、均衡、增強、壓縮、估計、識別、產(chǎn)生等加工處理，都可以納入數(shù)字信號處理領(lǐng)域 [2]。當(dāng) EAB 原來實現(xiàn)乘法器、委控制器和狀態(tài)機以及 DSP 等復(fù)雜邏輯時，每個 EAB 貢獻(xiàn) 100 到 600 個門。 FPGA(現(xiàn)場可編程門陣列 )是可編程邏輯器件，它們是在 PLA,GAL 等邏輯器件的基礎(chǔ)上發(fā)展起來的。使用或者在外圍電路不動的情況下用不同軟件就可以實現(xiàn)不同的功能。 VHDL 的特點包括如下幾個方面。這些步驟適合于任何一個硬件描述語言的基本設(shè)計過程， 用框圖表示于圖 。 如果數(shù)字系統(tǒng)的設(shè)計者寫出一些程序就想編譯，這樣做當(dāng)然沒錯。由于延時可能會過于本科畢業(yè)設(shè)計說明書 第 6 頁 共 32 頁 依賴綜合和適配的結(jié)果，前期工作的延時檢驗是有限的。 本科畢業(yè)設(shè)計說明書 第 7 頁 共 32 頁 2 IIR 數(shù)字濾波器的原理和設(shè)計 數(shù)字濾波器是實現(xiàn)數(shù)字濾波的核心器件 ,按類型分為 2 大類 :無限沖激響應(yīng) IIR 和有限沖激響應(yīng) FIR 數(shù)字濾波器。 IIR 數(shù)字濾波器的設(shè)計 要求 濾波器系數(shù)的計算 根據(jù)本次畢業(yè)設(shè)計的 要求 :該 系統(tǒng)的設(shè)計指標(biāo)為：模擬信號采樣頻率為 2MHz ,每周期最少采樣 20 點，即模擬信號的通帶邊緣頻率為 fp=100KHz ，阻帶邊緣頻率fs=1MHz ，通帶波動 Rp 不大于 （通帶誤差不大于 5%），阻帶衰減 As 不小于32dB。 如果采用二階節(jié)級聯(lián)實現(xiàn)，一來各個基本節(jié)的零點、極點可以很方便地單獨進(jìn)行調(diào)整，二來可以降低對二進(jìn)制數(shù)位數(shù)的要求。 y0=0。 printf(Press any key to continue when ready\n)。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 printf(%d %d\n ,x2/16,q2/16)。以下是它的芯片圖以及與 FLEX 10K 芯片的配置圖。 Io: 電流輸出通常外接一運算放大器，以便 將電 流輸出轉(zhuǎn)換成電壓輸出 . Vcc: 提供電壓 接 +5V LM224 放大器 它是一個 低功耗運算放大器 ,屬于四運放 ,該運算放大器以低電壓 ,單一電源為優(yōu)勢 ,作用是放大輸入模擬信號到模數(shù)轉(zhuǎn)換器 ,它的結(jié)構(gòu)圖如圖 。執(zhí)行單元內(nèi)部包含算術(shù)和邏輯單元以及一些寄存器 。 PDATA : 并行輸入數(shù)據(jù) 。 A[3:0]: 外部 CPU 訪問內(nèi)部寄存器的地址總線 。 entity ram is Port (clk:in std_logic。 else if (clk39。 在初始狀態(tài)下令輸出信號在 reset 的高電平的控制下為 0，當(dāng)時鐘上升沿來臨本科畢業(yè)設(shè)計說明書 第 24 頁 共 32 頁 時，進(jìn)行信號輸入，并開始信號的寄存，寄存過程僅僅需要一點點的時鐘。 end n_bit_int。 x1:in bits8。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 use 。 q2:out bits8 )。 IIR總體模塊的實現(xiàn) 由上面所描述的幾個模塊，可得出 IIR濾波器的總體實現(xiàn)框圖，利用幾個模塊模型，直接可以編譯出 IIR濾波器的 VHDL實現(xiàn)，即將上述幾個模塊連接在一起即可。其次，重點討論了 IIR濾波器系數(shù)的計算，以及