【正文】 IIR濾波器的多種結(jié)構(gòu)設(shè)計方法，在此基礎(chǔ)上，利用 MATLAB軟件及 C語言完成了所計算的濾波器系數(shù)及其差分方程的正確性。數(shù)字信號處理 [M]。 [6]張凱，林偉。國防工業(yè)出版社?；?FPGA 的嵌入式系統(tǒng)設(shè)計。 其次，要感謝系領(lǐng)導(dǎo)以及分管我們畢業(yè)設(shè)計的各位工作人員在我畢業(yè)設(shè)計期間的嚴(yán)格要求和時刻督促，使我的設(shè)計能夠順利完成。在設(shè)計初期幫我明確了設(shè)計的方向，而且在之后的設(shè)計中給予悉心指導(dǎo)。西安交通大學(xué)出版社。清華大學(xué)出版社， 2020 [9]任勇峰，莊新敏?；?FPGA 的四階 IIR 數(shù)字濾波器。北京：電子工業(yè)出版社， 2020。 本科畢業(yè)設(shè)計說明書 第 28 頁 共 32 頁 5 結(jié)論 本論文在一步一步循序漸進(jìn)的過程中完成了課題任務(wù)。 end flex。 q0:in bits8。 use 。 architecture flex of mac is begin process begin wait until clk=39。 本科畢業(yè)設(shè)計說明書 第 25 頁 共 32 頁 entity mac is Port (clk:in std_logic。每個 二階節(jié)完成一次運(yùn)算共需要 6個時鐘周期，而且需采用各自獨(dú)立的 mac 實(shí)現(xiàn)兩級流水線結(jié)構(gòu)，即每個數(shù)據(jù)經(jīng)過兩個二階節(jié)輸出只需要 6個時鐘周期 [5]。 end process。139。 use 。 SRES: 同步復(fù)位信號 , 高 電平 有效 。 圖 VHDL描述 此結(jié)構(gòu)既可以接收串行輸入的數(shù)據(jù) ,也可以接收并行輸入的數(shù)據(jù) ,通過 SEL 進(jìn)行設(shè)置。 采用 VHDL 描述的二階基本節(jié)的頂層結(jié)構(gòu)如圖 所 示。 Vref(): 參考電 壓 ,必 須 接一電阻 (R2)接地 ，防止過載。 本科畢業(yè)設(shè)計說明書 第 14 頁 共 32 頁 3 IIR 數(shù)字濾波器的設(shè)計與實(shí)現(xiàn) 系統(tǒng)原理圖 根據(jù)需要設(shè)計的 IIR 原理框圖 如下 圖 IIR原理框圖 選用器件介紹以及各部分原理說明 A/D 轉(zhuǎn)換器 MAX153 它 是采用半閃存技術(shù)的高速 8位模數(shù)轉(zhuǎn)換器，在本設(shè)計中 它 將經(jīng)過放大的模擬信號由 Vin 輸入，經(jīng)過轉(zhuǎn)換由 D0～ D7 輸出 8位數(shù)據(jù)到 FPGA 的 I/O 口， 它的芯片圖以及在本設(shè)計的接法如下圖 : 圖 MAX153 主要引腳介紹 VIN 模擬電壓輸入 , DDV VREF VI N VREF? ? ? ? D0～ D7 數(shù)據(jù)輸出端口 ,與 FPGA 的 I\O引腳相連 /WR RDY 寫控制輸入 /準(zhǔn)備狀態(tài)輸出 A\D MAX153 CLK 四階 IIR FPGA 設(shè)計 DIN DOUT DO 90 A180 存儲芯片 DAC0808 模擬 信號 模擬 信號 本科畢業(yè)設(shè)計說明書 第 15 頁 共 32 頁 MODE 狀態(tài)選擇輸入 ,MODE=0 讀狀態(tài) , MODE=1 讀 /寫狀態(tài) ,本設(shè)計是將 MODE置為高電平 1。 q0=q1。 if(i==200) x2=3200。 system(cls)。x1=0。計算出該系統(tǒng)的頻率響應(yīng)如圖 所示可見滿足設(shè)計要求。因此 ,這種結(jié)構(gòu)便于準(zhǔn)確地實(shí)現(xiàn)濾波器 的零、極點(diǎn) ,也便于調(diào)整濾波器的頻率響應(yīng)性能。最后一步是進(jìn)行延 時分析，延時分析主要是將做完布局 /布線的結(jié)果再做一次驗(yàn)證，如驗(yàn)證前級輸出信號到本級信號的建立時間及保持時間是否足夠，延時限制條件是否滿足等。 在 VHDL 的函數(shù)聲明里，我們在研究電路和邏輯操作時不考慮延時，即認(rèn)為門的延時參數(shù)是零。使用專業(yè)的 VHDL文本編輯器使這一步 工作更容易些。 設(shè)計流程 在使用 VHDL 設(shè)計之前，有必要先了 解整體 VHDL 的設(shè)計過程。 VHDL 設(shè)計的層次性，既自上而下的設(shè)計方法，適合大型設(shè)計工程的分工合作。所以 FPGA 的資金投入少，節(jié)省了許多潛在的花費(fèi) [8]。 IOE 位于快速通道的行與列的末端，每個 IOE 有一個雙向 I/O 緩沖器和一個既可以做輸入寄存器又可以做輸出寄存器的觸發(fā)器。其結(jié)構(gòu)方框圖如 所示。 數(shù)字濾波是數(shù)字信號處理理論的一部分。 1． 1 數(shù)字信號處理簡介 近年來由于半導(dǎo)體技術(shù)、計算機(jī)技術(shù)的成熟與迅速發(fā)展，使得科技與生活的密切結(jié)合，尤其是數(shù)字信號處理的突飛猛進(jìn)，以及許多組件得以數(shù)字化及一體化，提供了小型、多功能、低成本與低功率消耗的特性。與模擬電路相比，數(shù)字電路的密集成度可以做得很高。 1． 3 FPGA 芯片 本設(shè)計采用 Altera 公司的 FLEX10K 系列的器件對 IIR 濾波器進(jìn)行設(shè)計，具體采用 EPF10K10LC84芯片，同時 Altera提供的 EPC1和 EPC2是供器件配置用的 EPROM（簡稱配置 EPROM）它們是通過串行數(shù)據(jù)流來配置 FLEX10K 器件的。它既可以單獨(dú)使用又可以組合使用。同以往的 PAL,GAL 比較， FPGA 的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC芯片。所以，用 FPGA 使試驗(yàn)、制作樣片，能以最快的速度占領(lǐng)市場。 （ 1） 可以分層次設(shè)計。 本科畢業(yè)設(shè)計說明書 第 5 頁 共 32 頁 圖 VHDL設(shè)計流程 整體設(shè)計流程分為“前期”工程和“后期”工程兩步。 VHDL 編譯器為了檢查語法錯誤并檢查與其它相關(guān)模塊的相容性，它也創(chuàng)建內(nèi)部信息，這是后來設(shè)計進(jìn)程中的仿真所需要的。我們可以做一些初步的延時檢驗(yàn)獲得適合總體設(shè)計 的方法，但是延時檢驗(yàn)的細(xì)節(jié)必須到最后才能得到。 IIR 數(shù)字濾波器在很多領(lǐng)域中有著廣闊的應(yīng)用前景 ,與 FIR 數(shù)字濾波器相比 ,它可以用較低的階數(shù)獲得高選擇性 ,所要求的階用存儲單元少 ,且成本低、信號延遲小 ,同時還可以利用模擬濾波器設(shè)計成果 ,設(shè)計工作量相對較小。 把它以表格的形式寫出會更直觀如下表 : 表 濾波器系數(shù)的計算及優(yōu)化，本 系統(tǒng)函數(shù) H(z)的計算采用 MATLAB 軟件中數(shù)字信號處理工具箱比較方便，其中有兩個現(xiàn)成的函數(shù)可以使用： ellipord（ Fp/π ， Fs/π ，Rp， As） 函數(shù)用來計算數(shù)字橢圓濾波器的階次 N 和 3dB 截止頻率 Fn，而 ellip（ N，Rp， As， Fn） 函數(shù)可以求得直接型橢圓 IIR 濾波器的各個系數(shù) [11]。給出了一個直接型結(jié)構(gòu)轉(zhuǎn)為級聯(lián)型本科畢業(yè)設(shè)計說明書 第 10 頁 共 32 頁 結(jié)構(gòu)的 文件，具體過程如下： [b0,b,a]=dir2cas(b,a) b0 = b = a = 可以看出二階節(jié)的分子、分母的系數(shù)差異減小了，但也可以看出系數(shù) b 產(chǎn)生了溢出，由 b0= ,合 理安排后的系數(shù)如下： b = a = 利用該函數(shù)求得系統(tǒng)函數(shù)的級聯(lián)表達(dá)形式為： 1 2 1 212 1 2 1 20 . 1 1 0 . 1 0 4 1 0 . 1 1 0 . 2 4 6 4 0 . 4 2 6 0 . 2 4 6 4( ) ( ) ( ) 1 1 . 5 8 0 . 6 4 6 9 1 1 . 7 7 5 3 0 . 8 9 2z z z zH z H Z H z z z z z? ? ? ?? ? ? ?? ? ? ?? ? ? ?? ? ? ? （ ） 濾波器系數(shù)的擴(kuò)大 為了使設(shè)計簡便以及資源得充分利用 ,我們應(yīng)該對系數(shù)進(jìn)行進(jìn)一步的量化 ,將系數(shù)由小數(shù)轉(zhuǎn)化為整數(shù) ,根據(jù)需要 ,主要考慮量化精度和系統(tǒng)資源兩方面 ,將二階網(wǎng)絡(luò)的系數(shù)同時擴(kuò)大 N倍后作為新的系數(shù) ,然后再將輸出網(wǎng)絡(luò)的系數(shù)縮小 N倍 [8],并用二進(jìn)制數(shù)進(jìn)行表示 ,如下表 所示 : 本科畢業(yè)設(shè)計說明書 第 11 頁 共 32 頁 表 系數(shù) a0 a1 a2 b0 b1 IIR1 原系數(shù) 擴(kuò)大 82后的系數(shù) 113 107 113 1618 662 IIR2 原系數(shù) 擴(kuò)大 82后的系數(shù) 252 436 252 1818 913 經(jīng)過系數(shù)擴(kuò)大后的系統(tǒng)函數(shù)