【導(dǎo)讀】究工作所取得的成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均。已在文中以明確方式注明。除此之外，本設(shè)計(jì)（論文）不包含任何其。他個(gè)人或集體已經(jīng)發(fā)表或撰寫過的作品成果。本人完全意識(shí)到本聲明。應(yīng)承擔(dān)的法律責(zé)任。對(duì)比例或?yàn)V除某些頻率分量，使其達(dá)到所需要的效果。其中數(shù)字FIR濾波器。理、語音信號(hào)處理等方面。出的高性能要求，因此得到越來越廣泛的應(yīng)用。對(duì)數(shù)字濾波器進(jìn)行研究，初步了解其在國(guó)內(nèi)外的相關(guān)發(fā)展。對(duì)FIR低通濾波器設(shè)計(jì)的方法進(jìn)行研究，熟悉設(shè)計(jì)過程。練掌握其理論知識(shí)。Builder的算法開發(fā)，仿真和驗(yàn)證功能。結(jié)合前期對(duì)FIR低通濾波器設(shè)計(jì)方法以及FPGA開發(fā)知識(shí)的了解和學(xué)習(xí)，規(guī)劃本畢業(yè)設(shè)計(jì)的主體框架。照學(xué)校規(guī)定的譯文要求和格式撰寫。由指導(dǎo)教師填寫并經(jīng)所在系審核確認(rèn)后交系部；的主要儀器和設(shè)備等。

　　

【正文】 FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù) 字濾波器。 乘加子系統(tǒng) 的搭建 添加 5 個(gè) Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Multiply Add 模塊 。 圖 Multiply Add 模塊 其中，第一個(gè) Multiply Add 模塊 參數(shù)設(shè)置如 圖 和 所示 ： 畢業(yè)設(shè)計(jì)（論文） 18 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Main 選項(xiàng)卡） 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Optional Ports and Settings 選項(xiàng)卡） 畢業(yè)設(shè)計(jì)（論文） 19 其余 4 個(gè) Multiply Add 模塊 中的常數(shù)值（ Constant Values）選項(xiàng)分別對(duì)應(yīng) 節(jié)中所得到的 FIR 濾波器系數(shù)。分別為： 【 50 63 75 85】【 93 97 97 93】【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 所示。 圖 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 畢業(yè)設(shè)計(jì)（論文） 20 圖 創(chuàng)建子系統(tǒng) 圖 乘加子 系統(tǒng) 畢業(yè)設(shè)計(jì)（論文） 21 該子系統(tǒng)中每個(gè)乘加模塊輸入位寬為 34，由于每?jī)蓚€(gè)乘加模塊輸出求和需要進(jìn)行擴(kuò)位，所以子系統(tǒng)的輸出位寬為 38 位。 濾波器 模塊 的添加和 模塊參數(shù) 設(shè)置 （ 1） 加入正弦信號(hào)產(chǎn)生模塊 添加 2 個(gè) Simulink 文件夾中， Sources 庫中的 Sine Wave 模塊， 圖 Sine Wave 模塊 圖 Sine Wave1 模塊 參數(shù)設(shè)置 畢業(yè)設(shè)計(jì)（論文） 22 圖 Sine Wave2 模塊 參數(shù)設(shè)置 分別設(shè)置兩個(gè)正弦波模塊參數(shù)， 如圖 和 所示。 分別產(chǎn)生頻率為 500KHz與 5MHz 的正弦波。 （ 2）加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫中的 Input 與 Output 模塊， 畢業(yè)設(shè)計(jì)（論文） 23 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設(shè)置 設(shè)置有符號(hào)整數(shù)均為 16 位，如圖 所示。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫中的 Shift Taps 模塊， 畢業(yè)設(shè)計(jì)（論文） 24 圖 Shift Taps 模塊 圖 Shift Taps 模 塊 參數(shù)設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫中的 Bus Conversion 模塊， 圖 Bus Conversion 模塊 畢業(yè)設(shè)計(jì)（論文） 25 圖 Bus Conversion 模塊 參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 所示。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 clock 模塊， 圖 clock 模塊 畢業(yè)設(shè)計(jì)（論文） 26 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 Signal Compiler 模塊， 圖 Signal Compiler 模塊 采用默認(rèn)參數(shù)設(shè)置。 畢業(yè)設(shè)計(jì)（論文） 27 （ 8）加入 Scope 模塊 添加 Simulink 文件夾中， Sinka 庫中的 Scope 模塊， 圖 Scope 模塊 圖 Scope 模塊 參數(shù)設(shè)置 設(shè)置通道數(shù)為 4，如圖 所示。 各模塊 的連接 將上述所有模塊 拖入新建模型后，修改設(shè)置參數(shù)，最后進(jìn)行連線。 濾波器模型如圖 所示。 畢業(yè)設(shè)計(jì)（論文） 28 圖 FIR 濾波器模型 畢業(yè)設(shè)計(jì)（論文） 29 5 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對(duì)模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 仿真時(shí)間設(shè)定 圖 仿真時(shí)間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口 。 畢業(yè)設(shè)計(jì)（論文） 30 圖 仿真前示波器模塊無顯示 按 Ctrl+T 鍵開始仿真。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。 畢業(yè)設(shè)計(jì)（論文） 31 圖 仿真后示波器模塊顯示 仿真 結(jié)果分析 本文第 4 節(jié)所設(shè)計(jì)的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 仿真結(jié)束后，觀察示波 器模塊， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 畢業(yè)設(shè)計(jì)（論文） 32 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波 疊加后的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過 FIR 低通濾波器后的波形輸出。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號(hào)通過 FIR 低通濾波器后被濾除?？梢员砻?，當(dāng)高于 FIR 低通濾波器截止頻率的波形通過模型時(shí)，將會(huì)被濾除。 畢業(yè)設(shè)計(jì)（論文） 33 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì) 最終能實(shí)現(xiàn)對(duì) 通過濾波器的高頻信號(hào)的濾除 ， 在這一設(shè)計(jì)過程中加深自己對(duì)于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫 助 。本設(shè)計(jì) 利用 FPGA 軟件設(shè)計(jì)工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計(jì)規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 同時(shí)也考慮到了兩者不兼容之處，通過合理的轉(zhuǎn)換加以處理。 在本文中對(duì)本次設(shè)計(jì)的各個(gè)模塊進(jìn)行了詳細(xì)的分析與說明，其中重點(diǎn)部分是FIR 低通濾波器模型的建立 ， 并附加以仿真演示和結(jié)果分析 ， 次要闡述 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理，涵蓋了兩者之間聯(lián)系， 使之 一目了然。 同時(shí)本文也闡明了 個(gè)別模塊的參數(shù)設(shè)置調(diào)整，以及 其對(duì)于濾波器的作用 。使本文層次清楚明了，易于理解。 在仿真結(jié)束后，我也對(duì)硬件 可能的 實(shí)施做了一定的研究。 首先要將仿真中用到的 FIR 濾波器模型進(jìn)行調(diào)整。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個(gè)不同頻率正弦波的疊加信號(hào)作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號(hào)。 接著對(duì)新模型進(jìn)行編譯，生成 Quartus II 項(xiàng)目。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號(hào)并驗(yàn)證設(shè)計(jì)的正確性了。 從本次完成設(shè)計(jì)的過程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。首先是對(duì)于軟硬件的熟練掌握情況；其次是雖然本設(shè)計(jì)有很多優(yōu)勢(shì)，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。 從選題到設(shè)計(jì)到最后的完成報(bào)告，期間的過程是漫長(zhǎng)的，我也受益匪淺。整個(gè)設(shè)計(jì)使我 主要 對(duì) FPGA 技術(shù) 有了一個(gè)較為充分的學(xué)習(xí)與探究，以及對(duì)于其發(fā)展趨勢(shì)有了一個(gè)全方面的認(rèn)識(shí)。 對(duì)于我今后的學(xué)習(xí)或者是工作一定會(huì)有很大的幫助。 畢業(yè)設(shè)計(jì)（論文） 34 參考文獻(xiàn) [1] 馬建國(guó)，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程?hào)|旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計(jì)基礎(chǔ) — 系統(tǒng)與電路 [M].北京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 國(guó)防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國(guó)棟 . 現(xiàn)代 DSP技術(shù) [M].西安 ： 西安電子科技 大學(xué)出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué) 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設(shè)計(jì)教程 — DE2實(shí)踐 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 [14] 程佩青 . 數(shù)字信號(hào)處理教程（第三版） [M].北京 ： 清華大學(xué) 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 畢業(yè)設(shè)計(jì)（論文） 35