【正文】 ra DSP Builder Blockset 文件夾中，AltLab 庫中的 Signal Compiler 模塊，圖 Signal Compiler 模塊采用默認參數(shù)設(shè)置。（8）加入 Scope 模塊添加 Simulink 文件夾中， Sinka 庫中的 Scope 模塊，圖 Scope 模塊圖 Scope 模塊參數(shù)設(shè)置設(shè)置通道數(shù)為 4，如圖 所示。 各模塊的連接將上述所有模塊拖入新建模型后，修改設(shè)置參數(shù)，最后進行連線。濾波器模型如圖 所示。圖 FIR 濾波器模型5 Simulink 仿真完成模型設(shè)計之后，在 Simulink 環(huán)境下對模型進行仿真，檢驗設(shè)計結(jié)果是否正確。 仿真時間設(shè)定圖 仿真時間設(shè)定選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口。圖 仿真前示波器模塊無顯示按 Ctrl+T 鍵開始仿真。仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動比例顯示波形。圖 仿真后示波器模塊顯示 仿真結(jié)果分析本文第 4 節(jié)所設(shè)計的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為1dB，阻帶最小衰減 Astop 為 30dB。仿真結(jié)束后，觀察示波器模塊，圖 示波器第一欄顯示波形示波器第一欄為頻率為 500KHz 的正弦波，圖 示波器第二欄顯示波形示波器第二欄為頻率為 5MHz 的正弦波，圖 示波器第三欄顯示波形示波器第三欄為第一欄和第二欄的兩列正弦波疊加后的波形，圖 示波器第四欄顯示波形示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形） ，經(jīng)過 FIR 低通濾波器后的波形輸出。從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號通過 FIR 低通濾波器后被濾除。可以表明，當高于 FIR 低通濾波器截止頻率的波形通過模型時，將會被濾除。6 總結(jié)本次基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計最終能實現(xiàn)對通過濾波器的高頻信號的濾除，在這一設(shè)計過程中加深自己對于 FPGA 技術(shù)以及 DSP 數(shù)字信號處理的知識的了解，有著很大的幫助。本設(shè)計利用 FPGA 軟件設(shè)計工具Quartus II 中的 DSP Builder 濾波器模塊和 MATLAB 中的 FDATool 濾波器模塊相結(jié)合，遵照 DSP Builder 設(shè)計規(guī)則，表現(xiàn)出了 FPGA 實現(xiàn) DSP 的特點。同時也考慮到了兩者不兼容之處，通過合理的轉(zhuǎn)換加以處理。在本文中對本次設(shè)計的各個模塊進行了詳細的分析與說明，其中重點部分是 FIR 低通濾波器模型的建立，并附加以仿真演示和結(jié)果分析，次要闡述FPGA 技術(shù)以及 DSP 數(shù)字信號處理，涵蓋了兩者之間聯(lián)系，使之一目了然。同時本文也闡明了個別模塊的參數(shù)設(shè)置調(diào)整，以及其對于濾波器的作用。使本文層次清楚明了，易于理解。在仿真結(jié)束后，我也對硬件可能的實施做了一定的研究。首先要將仿真中用到的 FIR 濾波器模型進行調(diào)整。按照直接數(shù)字頻率合成(DDS)原理，在 FPGA內(nèi)部產(chǎn)生兩個不同頻率正弦波的疊加信號作為 FIR 濾波器的輸入，并加入SignalTap 模塊采集 FPGA 內(nèi)部信號。接著對新模型進行編譯，生成 Quartus II項目。再利用 Quartus II 軟件進行引腳鎖定，全編譯生成下載文件并下載到DE2 開發(fā)板。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA 內(nèi)部信號并驗證設(shè)計的正確性了。從本次完成設(shè)計的過程中，我也發(fā)現(xiàn)了自身能力上的許多不足。首先是對于軟硬件的熟練掌握情況；其次是雖然本設(shè)計有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。從選題到設(shè)計到最后的完成報告，期間的過程是漫長的，我也受益匪淺。整個設(shè)計使我主要對 FPGA 技術(shù)有了一個較為充分的學(xué)習(xí)與探究，以及對于其發(fā)展趨勢有了一個全方面的認識。對于我今后的學(xué)習(xí)或者是工作一定會有很大的幫助。參考文獻[1] 馬建國，孟憲元. 電子設(shè)計自動化技術(shù)基礎(chǔ)[M].北京：清華大學(xué)出版社, 2022[2] 孟憲元，錢偉康. FPGA 嵌入式系統(tǒng)設(shè)計[M].北京：電子工業(yè)出版社, 2022 [3] Michael . Verilog HDL 高級數(shù)字設(shè)計[M].北京：電子工業(yè)出版社, 2022[4] 徐光輝，程東旭，黃如等. 基于 FFGA 的嵌入式開發(fā)和應(yīng)用[M].北京：電子工業(yè)出版社，2022[5] Steve Kilts. Advanced FPGA Design[M].New York：WileyIEEE Press, 2022[6] ,. 超大規(guī)模集成電路設(shè)計基礎(chǔ)—系統(tǒng)與電路[M].北京：科學(xué)出版社，1993[7] 劉明彰. 基于 FPGA 的嵌入式系統(tǒng)設(shè)計[M].北京：國防出版社, 2022[8] 夏宇聞. Verilog 數(shù)字系統(tǒng)設(shè)計教程[M].北京：北京航空航天大學(xué)出版社, 2022[9] Altera Corpoation，San Jose,CA. DSP Builder User Guide［EB/OL］ ，2022 [10] Altera Corpoation. Stratix Device［EB/OL］ ，2022[11] 潘松，黃繼業(yè)，王國棟. 現(xiàn)代 DSP 技術(shù)[M].西安：西安電子科技大學(xué)出版社，2022[12] 任愛鋒，初秀琴，常存，孫肖子. 基于 FPGA 的嵌入式系統(tǒng)設(shè)計[M].西安：西安電子科技大學(xué)出版社，2022[13] 張志剛. FPGA 與 SOPC 設(shè)計教程—DE2 實踐[M].西安：西安電子科技大學(xué)出版社，2022[14] 程佩青. 數(shù)字信號處理教程（第三版）[M].北京：清華大學(xué)出版社，2022[15] 褚振勇，翁木云. FPGA 設(shè)計及應(yīng)用[M].西安：西安電子科技大學(xué)出版社，2022致謝本設(shè)計及學(xué)位論文是在我的導(dǎo)師張葵老師的悉心指導(dǎo)下逐步完成的。在幾個月的學(xué)習(xí)和研究中，起初對 FPGA 一無所知，對設(shè)計所需要使用到的幾款軟件更是一籌莫展，后來在張老師的幫助和指導(dǎo)下，我閱讀了大量的資料和書籍，最終對其有了初步的認識與了解。在逐步的努力下，我掌握了整個設(shè)計的基本框架與系統(tǒng)理論。本設(shè)計將 FPGA 技術(shù)與 FIR 低通濾波器相結(jié)合，最終通過 FPGA 實現(xiàn)了FIR 低通濾波器的作用。從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。在此向幫助和指導(dǎo)過我的各位老師及同學(xué)表示最誠摯的感謝！同時也要感謝這篇論文所涉及到的各位學(xué)者。本文引用了數(shù)位學(xué)者的研究文獻，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。最后，我要向在百忙之中抽時間對本文進行審閱、評議和參加本人論文答辯的各位師長表示衷心的感謝！大學(xué)四年來，從一開始的懵懂無知，到接下去的稍有起色，后知后覺的我總是晚了同學(xué)們一步?？墒窃陔娦畔蹈魑焕蠋煹年P(guān)心教導(dǎo)下，我最終還是被拉出了深淵。雖然很多地方還不盡如人意，好在已經(jīng)踏上正軌，可以說電信系的每一位老師，輔導(dǎo)員都幫助過我。寫下心聲，寥寥幾行文字遠不能表達我心中的發(fā)自肺腑的感激之情。在今后新的征程中，無論面臨多大的困難，我也將懷抱著感激、懷抱著情誼、懷抱著責任、懷抱著期望和夢想，堅定、自信地走下去。即將離開天華，對于我來說又是個全新的起點。如今才發(fā)現(xiàn)校園處處有美好。在今后的學(xué)習(xí)，生活，工作中，我一定會用對待這次畢業(yè)設(shè)計的態(tài)度去面對每一件事情。最后，再次至上崇高的敬意和謝意。附錄附錄 1 FIR 濾波器仿真模型圖附錄 2 FIR 濾波器測試模型圖附錄 3 FPGA 定點數(shù)轉(zhuǎn)換程序a=[ ]。coe_low_pass=round(a*102