【正文】 p。m5(12)amp。m5)。n3=(m8(12)amp。m8amp。39。039。)+(m7(12)amp。m7(12)amp。m7)。p0=(n1(14)amp。n1amp。00)+(n0(14)amp。n0(14)amp。n0(14)amp。n0)。p1=(n3(14)amp。n3amp。00)+(n2(14)amp。n2(14)amp。n2(14)amp。n2)。q=(p1(17)amp。p1amp。0000)+(p0(17)amp。p0(17)amp。p0(17)amp。p0(17)amp。p0(17)amp。p0)。q1=qamp。39。039。+(m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0(12)amp。m0)。end if。end process。y=q1(20 downto 13)。此處輸出就是濾波器的最終計算結(jié)果。end arc。樹狀移位加法器模塊的VHDL設(shè)計中，雖然“+”的運算是在signed庫中完成的，但仍要關(guān)注每個加數(shù)的符號位的擴展問題，否則會出錯。（6）鎖存輸出模塊DA算法的輸出值是多位二進制的結(jié)果，本文設(shè)計運算結(jié)果是24位，根據(jù)要求輸出是8位，鎖存模塊將輸出結(jié)果進行去舍，以滿足設(shè)計要求。具體做法是根據(jù)邏輯仿真的邏輯圖截取最高的8位有效位即可。如果一種仿真時輸出如圖46所示的波形，可知y2[23 downto 16]的位置上都不存在數(shù)據(jù)。那么所存輸出應(yīng)該是y2[15 downto 8]。圖46 一種仿真結(jié)果 FIR濾波器的頂層設(shè)計圖47為FIR濾波器的頂層設(shè)計圖。圖 47 FIR濾波器的頂層設(shè)計文件FIR濾波器的工作過程說明如下：完成一次卷積運算需要7個工作狀態(tài)，系統(tǒng)狀態(tài)圖如下：S 9 S 1 S 2 S 3S 6 S 5 S 4S0：輸入信號并行進入移位寄存器，實現(xiàn)信號的延遲；S1：根據(jù)系數(shù)的對稱性，實現(xiàn)B(i)=X(i)+X(Ni)，并形成8位地址碼；其中S0、S1狀態(tài)是在輸入模塊完成的。S2：根據(jù)地址碼對應(yīng)LUT函數(shù)值；S2狀態(tài)在查找表模塊完成的。S3S6：LUT的輸出數(shù)值樹狀移位相加，得出卷積結(jié)果；這是個4層次的樹狀的移位加過程，是在樹狀移位加法模塊中完成?？紤]到硬件條件的限制，我們的D/A轉(zhuǎn)換器只有8位，所以還要添加鎖存模塊，取舍卷積結(jié)果，達到設(shè)計要求的精度位數(shù)輸出。完成一次卷積需7個脈沖周期，即從數(shù)據(jù)輸入到數(shù)據(jù)輸出需7個脈沖周期，但采用流水線工作方式，可以認為，每個脈沖上升沿并行8位數(shù)據(jù)輸入，同時并行8位數(shù)據(jù)輸出。所謂流水線技術(shù)是針對連續(xù)輸入數(shù)據(jù)流的系統(tǒng)而言的。它的主要含義是把整個運算過程分解成若干段，系統(tǒng)在同一個時間可對先后輸入的數(shù)據(jù)流元素進行不同階段的運算。如本文設(shè)計的FIR濾波器的卷積運算是分成7個時鐘脈沖的，系統(tǒng)在進行本次卷積運算的第3個時鐘脈沖的運算同時，也在進行下一個卷積運算的第2個時鐘脈沖的運算。這樣雖然完成一次卷積是7個時鐘脈沖，但2個相臨的卷積運算的完成僅相隔1個時鐘脈沖，從而大大地提高運算速率，電路的規(guī)模也會迅速增大，這是流水線技術(shù)為了得到較高地運算速率而付出的代價 [12]。 FIR濾波器的系統(tǒng)仿真驗證程序編譯通過之后的時序仿真對 FPGA設(shè)計是十分重要的，仿真可以通過QuartusII軟件集成的 Simulator Tool完成。系統(tǒng)仿真的主要目的是檢驗設(shè)計是否被真正實現(xiàn)，如果仿真存在問題，就需要返回下層修改設(shè)計或修改參數(shù)，重新進行編譯并再次進行系統(tǒng)仿真，直到得到正確結(jié)果。仿真及結(jié)果分析：仿真1：設(shè)計一個輸入信號，其幅值為5的50kHz正弦波，以1MHz的采樣頻率對其采樣，每個周期得到20個以上的采樣點，經(jīng)過A/D采樣量化之后的序列為：128 166 200 228 247 255 251 237 213 181 144 106 70 39 16 3 2 12 32 61 96。QuartusII仿真波形如圖48所示，可以看出，在7個clkin脈沖后，得到濾波結(jié)果，且是流水線的輸出方式。用Matlab卷積計算并和QuartusII的仿真結(jié)果比較，如表43所示。表43結(jié)果的比較，有一定的誤差，但不是很大。誤差主要來源是：系數(shù)量化的量化誤差；計算結(jié)果的取舍誤差等。將QuartusII仿真結(jié)果經(jīng)Matlab中還原成波形，如圖49；QuartusII輸入50kHz正弦波X_in和通過FIR濾波器后的輸出波形y比較如圖410所示。此圖表明，仿真結(jié)果正確，50kHz正弦波通過了FIR濾波器。圖48 輸入50kHz正弦序列X_in通過FIR濾波器的QuartusII仿真輸出y序列 圖 49 Matlab輸入 50kHz正弦序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 圖 410 QuartusII輸入 50kHz正弦波 X_in和通過 FIR濾波器后的輸出波形 y比較圖表 43 輸入 50kHz正弦序列 x(n)的 Matlab卷積計算結(jié)果與 QuartusII的仿真結(jié)果比較序號 輸入 x（n） Matlab計算結(jié)果 QuartusII計算結(jié)果0 128 132 1321 166 187 1862 200 220 2203 228 239 2394 247 251 2515 255 254 2546 251 245 2457 237 226 2268 213 197 1979 181 163 16210 144 125 12511 106 87 8712 70 53 5313 39 26 2614 16 8 815 3 1 116 2 5 517 12 21 2018 32 46 4519 61 78 77... ... ... ...仿真2：再設(shè)計一個輸入信號，以1MHz的采樣頻率對其采樣，每個周期得到20個采樣點，經(jīng)過A/D采樣量化之后的序列為：22 22 22 22 22 22 22 22 22 22 204 204 204 204 204 204 204 204 204 204。QuartusII仿真波形如圖511所示，可以看出，在7個clkin脈沖后，得到濾波結(jié)果，且是流水線的輸出方式。用Matlab卷積計算并和QuartusII的仿真結(jié)果比較，如表44所示。表44結(jié)果的比較，有一定的誤差，但不是很大。誤差主要來源是：系數(shù)量化的量化誤差；計算結(jié)果的取舍誤差等。將QuartusII仿真結(jié)果經(jīng)Matlab中還原成波形，如圖412；QuartusII輸入50kHz方波X_in和通過FIR濾波器后的輸出波形y比較如圖413所示。此圖表明，仿真結(jié)果正確，50kHz方波被濾波器改變了頻率成分。圖411 輸入50kHz方波序列X_in通過FIR濾波器的QuartusII仿真輸出y序列 圖 412 Matlab輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 圖 413 QuartusII輸入 50kHz方波序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖表 44 輸入 50kHz方波序列 x(n)的 Matlab卷積計算結(jié)果與 QuartusII的仿真結(jié)果比較序號 輸入 x（n） Matlab計算結(jié)果 QuartusII計算結(jié)果0 22 3 21 22 11 112 22 19 193 22 23 234 22 23 235 22 24 226 22 21 217 22 12 128 22 12 129 22 46 4510 204 113 11311 204 180 18012 204 214 21313 204 214 21314 204 204 20415 204 199 20116 204 204 20317 204 214 21318 204 214 21319 204 180 180... ... ... ... 系統(tǒng)硬件 系統(tǒng)框圖 模擬信號A / D轉(zhuǎn)換F P G AD / A轉(zhuǎn)換模擬信號J T A G圖 414 系統(tǒng)框圖系統(tǒng)硬件框圖如圖 414所示。主要由 A/D轉(zhuǎn)換、FPGA、JTAG 和 D/A轉(zhuǎn)換四部分組成。 部分芯片簡介（1）FPGA 芯片本設(shè)計采用的 FPGA芯片是 ALTERA公司出品的 EP2C5T144C8。ALTERA 公司2022年推出了新款 Cyclone II系列 FPGA器件。Cyclone II FPGA的成本比第一代 Cyclone器件低 30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求 [13]。JTAG下載器采用 ALTERA公司出品的 USBBLASTER。具有在線編程調(diào)試功能。（2）A/D 轉(zhuǎn)換芯片本設(shè)計使用的高速 AD芯片是由 AD公司推出的 8位，最大采用率為 32MSPS的AD9280芯片。時序如圖 415所示圖 415 AD9280時序圖根據(jù)圖 416 的配置，我們將 AD 電壓輸入范圍設(shè)置為： 0V~2V圖 416 內(nèi)部參考，2Vp~p在信號進入AD芯片之前，我們用一片AD8056芯片構(gòu)建了衰減電路，接口的輸入范圍是5V~+5V(10Vpp)。衰減以后，輸入范圍滿足AD芯片的輸入范圍（0~2V）。轉(zhuǎn)換公式如下： 15ADINV=+當輸入信號 =5(V)的時候，輸入到AD的信號 =2(V)； I ADV當輸入信號 =5(V)的時候，輸入到 AD的信號 =0(V)；（3）D/A 轉(zhuǎn)換芯片我們使用的高速DA芯片是AD公司推出的AD9708。AD9708是8位，125MSPS的DA轉(zhuǎn)換芯片，差分電流輸出。芯片時序圖如圖417所示圖 417 AD9708時序圖AD9708芯片差分輸出以后，為了防止噪聲干擾，電路中接入了7階巴特沃斯低通濾波器，帶寬為40MHz。濾波參數(shù)如圖418所示圖418 濾波參數(shù)原理濾波器之后，我們使用了2片高性能145MHz帶寬的運放AD8056，實現(xiàn)差分變單端，以及幅度調(diào)節(jié)等功能，使整個電路性能得到了最大限度的提升。幅度調(diào)節(jié)，使用的是5K的電位器，最終的輸出范圍是5V~5V（10Vpp）。 A/D、D/A 電路原理圖圖419 AD、DA電路原理圖A/D、D/A電路原理圖如圖419所示。值得注意的是，電路中D/A輸出端接了一個5K電位器做調(diào)幅，由于電位器的精度不是很高，可能會導(dǎo)致最終的輸出信號的峰峰值達不到10Vpp，出現(xiàn)波形削頂。這種情況并不是濾波器輸出的信號問題。 測試波形及現(xiàn)場照片測試波形如圖 420到 421所示，圖 422為現(xiàn)場測試照片圖 419 50Hz+500KHz濾波效果 縮小示波器時間分度觀察圖 420 100Hz+500KHz濾波效果 縮小示波器時間分度觀察圖 422 現(xiàn)場測試照片 數(shù)據(jù)誤差分析FIR數(shù)字濾波器的濾波系數(shù)，輸入輸出序列值和運算過程中的中間結(jié)果，都是用有限字長的二進制表示。往往位數(shù)越長，數(shù)據(jù)的精度越高。這樣，不論是選用串行DA算法還是并行DA算法，都要求更大的硬件資源，如果對運算速度還有限制的話，則串行DA算法不能滿足要求。因此，在數(shù)據(jù)位數(shù)有限的情況下，便會產(chǎn)生誤差，使輸出結(jié)果偏離預(yù)期值，并使系統(tǒng)不能滿足預(yù)期的設(shè)計要求。這種誤差主要包括三個方面：（1）A/D 轉(zhuǎn)換器的量化誤差A(yù)/D轉(zhuǎn)換器用于將模擬信號轉(zhuǎn)換為一定位寬的數(shù)字信號。數(shù)字信號可看作模擬信號的一種逼近，因而會產(chǎn)生偏差，我們把這種偏差稱為量化偏差，用符號表示。 的存在降低了輸出端的信噪比。適當?shù)卦黾?A/D轉(zhuǎn)換器的轉(zhuǎn)換位)(ne)(e數(shù)，會增加輸出端的信噪比，以滿足實際的需求。（2）系數(shù)量化偏差FIR濾波器在實際實現(xiàn)時，要對所有的濾波器系數(shù)進行量化以有限長的二進制碼表示。這樣，便會產(chǎn)生由系數(shù)量化而引起的誤差，這種誤差會引起頻率響應(yīng)的變動，進而不能滿足實際需要。系數(shù)量化誤差和 FIR濾波器的結(jié)構(gòu)及儲存系數(shù)的寄存器的長度有關(guān)。（3）中間結(jié)果的舍入誤差由于本設(shè)計中采用的是定點制運算，在預(yù)相加和移位累加的過程中，會使得到結(jié)果的尾數(shù)增長，這時需要進行尾數(shù)處理，在這個過程中便引入了誤差。例如，在本次設(shè)計中，預(yù)相加模塊的輸入數(shù)據(jù)為 8位，為保證結(jié)果正確性，需要先擴展一位符號位，然后再相加，得到 9位的結(jié)果，而我們需要的是 8位字長的結(jié)果，所以需要截取高 8位，也就是將預(yù)相加模塊的輸出結(jié)果縮小 2倍，使得數(shù)據(jù)精度隨之減小。而后在移位相加過程中，將輸出結(jié)果擴大 2倍，由于數(shù)據(jù)精度發(fā)生變化，而產(chǎn)生了誤差 [14]。結(jié) 論在介紹 FIR濾波器的基本理論的基礎(chǔ)上，本設(shè)計利用 Matlab設(shè)計工具設(shè)計出了 16階 FIR低通濾波器，達到了預(yù)期的性能。對于 FIR濾波器的硬件實現(xiàn)，本設(shè)計采用了自頂向下的層次化、模塊化的設(shè)計思想，用 VHDL語言描述了各個子模塊，并在 CYLONEII系列 FPGA器件上進行了開發(fā)，使用 QUARTUSII軟件進行了時序仿真，最后的結(jié)果證明所設(shè)計的 16階 FIR低通濾波器功能正確，能夠滿足一般應(yīng)用的要求。參考文獻[1] 林懷蔚，費旻，邢瑋。基于 VHDL和 Matlab應(yīng)用結(jié)合的 FIR數(shù)字濾波器設(shè)計[C]。合肥：中國科技大學出版社