幾種fpga的fir濾波器方案詳析-資料下載頁
2025-05-04 12:25本頁面
【正文】 ：reset_d。有上圖可以看出，如果用reset_d作為時鐘清零信號，第一個有效base_clk信號都將會緊接著出現在第一個有效mac_clk信號之后，這樣就防止了信號的錯位運算。該圖為上述時鐘模塊的全局仿真圖，clear信號為MAC中累加器的清零信號（并非毛刺！這可以在第一幅圖中很清楚地看到）。coe_cell模塊仿真：“index”為外界地址指針輸入，它為ROM提供地址單元信號?？梢钥闯鲈凇眎ndex”信號的作用下，FIR濾波器的悉數被一個一個地“讀”出來（圖中的coe_out信號）。fifo_data 模塊仿真該仿真中可以看到，外界向FIFO中寫數據x[n]，并且讀指針”index”才開始工作—對FIFO進行一次循環(huán)取數，即當”index”每一次不同的取值，都要從FIFO中讀一次數據”data_out”。由于在”in_clk”第一次寫入的數據為”000000”由于第一次寫入的數據為”000000”，所以第一次讀出的數據為”000000+000000=000000”。第二次寫入的數據為”00198e”。 由于第二次寫入的數據為”00198e”，所以第二次讀出的數據為”00198e+000000=00198e”。第三次寫入的數據為”0032db”。然后緊接著讀出：”000000+000000=000000”……。第三次讀出的數據為”0032db+000000=0032db”和”00198e+000000=00198e”。第四次寫入的數據為”004ba7” ……全景仿真圖結束語由于采用高度的時分復用模型，故能采取最少的硬件資源實現該高性能FIR濾波器，但是高度的時分復用對時序設計提出了較高的要求，在考慮延遲（包括：器件延遲、路徑延遲，等）的問題上必須要仔細，否則可能達不到時序上的要求，這需要仔細的分析每個模塊的關鍵路徑，并設置一些約束條件來保證時序關系的正確性。Resource Estimationctrl_cellfifo_cellcoe_cellmac_cellClock Namesbase_clkin_clkmac_clkin_clkmac_clkshift_clkRequested frequency55MHz2MHz8MHz2MHz8MHz55MHzEstimated frequencyNAFD2 uses14 usesFDC1 uses2714 uses24 usesFDE_15 uses39 usesFDR4 uses67 usesGND2 uses2 usesMULT_ADD23 usesMUXCY_L23 use61 usesMUXF5731 use5 uses21 usesMUXF6223 uses2 usesVCCXORCY1 uses62 usesI/O primitives5 uses56 uses25 uses70 usesI/O Register bits24Register bits not including I/Os15274112014Total LUTs17157879237
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