【導(dǎo)讀】使用，屬于數(shù)字信號(hào)處理的基本模塊之一。在實(shí)踐中，往往要求對(duì)信。以同時(shí)到達(dá)這兩方面的要求。隨著可編程邏輯器件和FDA技術(shù)的發(fā)。靈活性，越來(lái)越多的電子工程師采用FPGA器件來(lái)實(shí)現(xiàn)FIR濾波器。首先根據(jù)濾波器指標(biāo)，利用MATLAB工具箱濾波器設(shè)計(jì)工具設(shè)。計(jì)濾波器，然后根據(jù)實(shí)際需要將系數(shù)導(dǎo)出并量化。

　　

【正文】 圖 Scope 模塊 參數(shù)設(shè)置 設(shè)置 通道數(shù)為 4，如圖 所示。 各模塊 的連接 將上述所有模塊 拖入新建模型后，修改設(shè)置參數(shù)，最后進(jìn)行連線。 濾波器模型如圖 所示。 圖 FIR 濾波器模型 5 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對(duì)模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 仿真時(shí)間設(shè)定 圖 仿真時(shí)間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口 。 圖 仿真前示波器模塊無(wú)顯示 按 Ctrl+T 鍵開(kāi)始仿真。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。 圖 仿真后示波器模塊顯示 仿真 結(jié)果分析 本文第 4 節(jié)所設(shè)計(jì)的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 仿真結(jié)束后，觀察示波器模塊 ， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波疊加后 的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過(guò) FIR 低通濾波器后的波形輸出。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號(hào)通過(guò) FIR 低通濾波器后被濾除。可以表明，當(dāng)高于 FIR 低通濾波器截止頻率的波形通過(guò)模型時(shí)，將會(huì)被濾除。 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì) 最終能實(shí)現(xiàn)對(duì) 通過(guò)濾波器的高頻信號(hào)的濾除 ， 在這一設(shè)計(jì)過(guò)程中加深自己對(duì)于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫助 。本 設(shè)計(jì) 利用 FPGA 軟件設(shè)計(jì)工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計(jì)規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 同時(shí)也考慮到了兩者不兼容之處，通過(guò)合理的轉(zhuǎn)換加以處理。 在本文中對(duì)本次設(shè)計(jì)的各個(gè)模塊進(jìn)行了詳細(xì)的分析與說(shuō)明，其中重點(diǎn)部分是FIR 低通濾波器模型的建立 ， 并附加以仿真演示和結(jié)果分析 ， 次要闡述 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理，涵蓋了兩者之間聯(lián)系， 使之 一目了然。 同時(shí)本文也闡明了 個(gè)別模塊的參數(shù)設(shè)置調(diào)整，以及其對(duì)于 濾波器的作用 。使本文層次清楚明了，易于理解。 在仿真結(jié)束后，我也對(duì)硬件 可能的 實(shí)施做了一定的研究。 首先要將仿真中用到的 FIR 濾波器模型進(jìn)行調(diào)整。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個(gè)不同頻率正弦波的疊加信號(hào)作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號(hào)。 接著對(duì)新模型進(jìn)行編譯，生成 Quartus II 項(xiàng)目。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并下載到 DE2 開(kāi)發(fā)板。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號(hào)并驗(yàn)證設(shè)計(jì)的正確性了。 從本次完成設(shè)計(jì)的過(guò)程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。首先是對(duì)于軟硬件的熟練掌握情況；其次是雖然本設(shè)計(jì)有很多優(yōu)勢(shì)，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。 從選題到設(shè)計(jì)到最后的完成報(bào)告，期間的過(guò)程是漫長(zhǎng)的，我也受益匪淺。整個(gè)設(shè)計(jì)使我 主要 對(duì) FPGA 技術(shù) 有了一個(gè)較為充分的學(xué)習(xí)與探究，以及對(duì)于其發(fā)展趨勢(shì)有了一個(gè)全方面的認(rèn)識(shí)。 對(duì)于我今后的學(xué)習(xí)或者是工作一定會(huì)有很大的幫助。 參考文獻(xiàn) [1] 馬建國(guó)，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大 學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程?hào)|旭，黃如等 . 基于 FFGA的嵌入式開(kāi)發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計(jì)基礎(chǔ) — 系統(tǒng)與電路 [M].北京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 國(guó)防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國(guó)棟 . 現(xiàn)代 DSP技術(shù) [M].西安 ： 西安電子科技 大學(xué)出版社 ， 2020 [12] 任愛(ài)鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué) 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設(shè)計(jì)教程 — DE2實(shí)踐 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 [14] 程佩青 . 數(shù)字信號(hào)處理教程（第三版） [M].北京 ： 清華大學(xué) 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 致謝 本設(shè)計(jì)及學(xué)位論文是在我的導(dǎo) 師 張葵 老師的悉心指導(dǎo)下逐步完成的。在幾個(gè)月的學(xué)習(xí)和研究中，起初對(duì) FPGA 一無(wú)所知 ，對(duì) 設(shè)計(jì)所需要使用到的幾款軟件更是一籌莫展，后來(lái)在張 老師的幫助和指導(dǎo)下，我閱讀了大量的資料和書(shū)籍，最終對(duì)其有了初步的認(rèn)識(shí)與了解。在逐步的努力下，我掌握了整個(gè)設(shè)計(jì)的基本框架與系統(tǒng)理論。 本設(shè)計(jì)將 FPGA 技術(shù)與 FIR 低通濾波器相結(jié)合，最終通過(guò) FPGA 實(shí)現(xiàn)了 FIR低通濾波器的作用。 從選題到初稿的修改再到定稿的完成，在此過(guò)程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。 在此向幫助和指導(dǎo)過(guò)我的各位老師 及同學(xué) 表示最 誠(chéng)摯 的 感謝！ 同時(shí)也要 感謝這篇論文所涉及到的各位學(xué)者。本文引用了數(shù)位學(xué)者的研究文獻(xiàn)，如果沒(méi)有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫(xiě)作。 最后，我要向在百忙之中抽時(shí)間對(duì)本文進(jìn)行審閱、評(píng)議和參加本人論文答辯的各位師長(zhǎng)表示 衷心的 感謝！ 大學(xué)四年來(lái)， 從一開(kāi)始的懵懂無(wú)知，到接下去的稍有起色，后知后覺(jué)的我總是晚了同學(xué)們一步。可是在電信系各位老師的關(guān)心教導(dǎo)下，我最終還是被拉出了深淵。雖然很多地方還不盡如人意，好在已經(jīng)踏上正軌，可以說(shuō)電信系的每一位老師，輔導(dǎo)員都幫助過(guò)我。寫(xiě)下心聲，寥寥幾行文字遠(yuǎn)不能表達(dá)我心中的發(fā)自 肺腑的感激之情。 在今后新的征程中，無(wú)論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責(zé)任、懷抱著期望和夢(mèng)想，堅(jiān)定、自信地走下去。 即將離開(kāi)天華，對(duì)于我來(lái)說(shuō)又是個(gè)全新的起點(diǎn)。如今才發(fā)現(xiàn)校園處處有美好。在今后的學(xué)習(xí)，生活，工作中，我一定會(huì)用對(duì)待這次畢業(yè)設(shè)計(jì)的態(tài)度去面對(duì)每一件事情。最后，再次至上崇高的敬意和謝意。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測(cè)試 模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[ ]。 coe_low_pass=round(a*10