【正文】 coe_low_pass=round(a*1024)；。最后，再次至上崇高的敬意和謝意。如今才發(fā)現(xiàn)校園處處有美好。 在今后新的征程中，無(wú)論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責(zé)任、懷抱著期望和夢(mèng)想，堅(jiān)定、自信地走下去。雖然很多地方還不盡如人意，好在已經(jīng)踏上正軌，可以說(shuō)電信系的每一位老師，輔導(dǎo)員都幫助過(guò)我。 最后，我要向在百忙之中抽時(shí)間對(duì)本文進(jìn)行審閱、評(píng)議和參加本人論文答辯的各位師長(zhǎng)表示 衷心的 感謝！ 大學(xué)四年來(lái)， 從一開始的懵懂無(wú)知，到接下去的稍有起色，后知后覺的我總是晚了同學(xué)們一步。 在此向幫助和指導(dǎo)過(guò)我的各位老師 及同學(xué) 表示最 誠(chéng)摯 的 感謝！ 同時(shí)也要 感謝這篇論文所涉及到的各位學(xué)者。 本設(shè)計(jì)將 FPGA 技術(shù)與 FIR 低通濾波器相結(jié)合，最終通過(guò) FPGA 實(shí)現(xiàn)了 FIR低通濾波器的作用。在幾個(gè)月的學(xué)習(xí)和研究中，起初對(duì) FPGA 一無(wú)所知 ，對(duì) 設(shè)計(jì)所需要使用到的幾款軟件更是一籌莫展，后來(lái)在張 老師的幫助和指導(dǎo)下，我閱讀了大量的資料和書籍，最終對(duì)其有了初步的認(rèn)識(shí)與了解。 對(duì)于我今后的學(xué)習(xí)或者是工作一定會(huì)有很大的幫助。 從選題到設(shè)計(jì)到最后的完成報(bào)告，期間的過(guò)程是漫長(zhǎng)的，我也受益匪淺。 從本次完成設(shè)計(jì)的過(guò)程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個(gè)不同頻率正弦波的疊加信號(hào)作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號(hào)。 在仿真結(jié)束后，我也對(duì)硬件 可能的 實(shí)施做了一定的研究。 同時(shí)本文也闡明了 個(gè)別模塊的參數(shù)設(shè)置調(diào)整，以及其對(duì)于 濾波器的作用 。 同時(shí)也考慮到了兩者不兼容之處，通過(guò)合理的轉(zhuǎn)換加以處理。 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì) 最終能實(shí)現(xiàn)對(duì) 通過(guò)濾波器的高頻信號(hào)的濾除 ， 在這一設(shè)計(jì)過(guò)程中加深自己對(duì)于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫助 。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號(hào)通過(guò) FIR 低通濾波器后被濾除。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口 。 圖 FIR 濾波器模型 5 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對(duì)模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 各模塊 的連接 將上述所有模塊 拖入新建模型后，修改設(shè)置參數(shù)，最后進(jìn)行連線。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 Signal Compiler 模塊， 圖 Signal Compiler 模塊 采用默認(rèn)參數(shù)設(shè)置。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 所示。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫(kù)中的 Input 與 Output 模塊， 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設(shè)置 設(shè)置有符號(hào)整數(shù)均為 16 位，如圖 所示。 （ 2） 加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫(kù)中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 濾波器 模塊 的添加和 模塊參數(shù) 設(shè)置 （ 1） 加入正弦信號(hào)產(chǎn)生模塊 添加 2 個(gè) Simulink 文件夾中， Sources 庫(kù)中的 Sine Wave 模塊， 圖 Sine Wave 模塊 圖 Sine Wave1 模塊 參數(shù)設(shè)置 圖 Sine Wave2 模塊 參數(shù)設(shè)置 分別設(shè)置兩個(gè)正弦波模塊參數(shù)， 如圖 和 所示。 圖 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 圖 Multiply Add 模塊 其中，第一個(gè) Multiply Add 模塊 參數(shù)設(shè)置如 圖 和 所示 ： 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Main 選項(xiàng)卡） 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Optional Ports and Settings 選項(xiàng)卡） 其余 4 個(gè) Multiply Add 模塊 中的常數(shù)值（ Constant Values）選項(xiàng)分別對(duì)應(yīng) 節(jié)中所得到的 FIR 濾波器系數(shù)。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波 器。 圖 雙精度系數(shù)轉(zhuǎn)換定點(diǎn)數(shù) 最終得到處理后的濾波器系數(shù) 如圖 所示。所以需要將 Simulink 中雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的 定點(diǎn)數(shù)。默認(rèn)情況下，系數(shù)是以雙精度形式給出，得到 的系數(shù)如圖 所示。 圖 濾波器設(shè)計(jì)圖 FPGA 定點(diǎn)數(shù) 的確定 濾波器設(shè)計(jì)完全后，首先導(dǎo)出以雙精度形式給出的濾波器系數(shù)， 而根據(jù) DSP Builder 設(shè)計(jì)規(guī)則中的位寬設(shè)計(jì)規(guī)則，雙精度數(shù)對(duì) FPGA 是不可行的，所以需要將雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 濾波器類型選擇 FIR，系統(tǒng)頻率 Fs 修改為 50MHz，通帶截止頻率 Fpass 修改為 1MHz，阻帶截止頻率 Fstop 修改為 4MHz，通帶最大衰減 Apass 修改為 1dB，阻帶最小衰減 Astop 修改為 30dB。 4 基于 FPGA 的 FIR 低通 濾波器設(shè)計(jì) 設(shè)計(jì) 方案 圖 濾波器設(shè)計(jì)流程圖 FIR 低通濾波器 參數(shù)為： 系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool濾波器設(shè)計(jì) MATLAB 集成了一套功能強(qiáng)大的濾波器設(shè)計(jì)工具 FDATool，可以完成多種濾波器的設(shè)計(jì)、分析和性能評(píng)估。 當(dāng)利用多個(gè)采樣周期時(shí) ， DSP Builder 必須將每個(gè)采樣周期與實(shí)際時(shí)鐘域聯(lián)系，所以 DSP Builder 模塊必須包含 DSP Builder 速率變更模塊（頂層的 PLL 或Clock_Derived） 。時(shí)鐘域可以在 DSP Builder 的模塊資源中進(jìn)行設(shè)定。 如果設(shè)計(jì)中包 含了 PLL 和分頻模塊， DSP Builder 模塊將根據(jù) PLL 或分頻模塊輸出時(shí)鐘組中的某一時(shí)鐘的上升沿工作，相應(yīng)的系統(tǒng)就成俄日多時(shí)鐘系統(tǒng)。 （ 2） 頻率設(shè)計(jì)規(guī)則 如果設(shè)計(jì)中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設(shè)計(jì)規(guī)則將Simulink 設(shè)計(jì)轉(zhuǎn)換成硬件設(shè)計(jì)，在 DSP Builder 中，所有的時(shí)許模塊（如 Delay模塊）都是以單一時(shí)鐘上升沿工作，這個(gè)時(shí)鐘頻率為整個(gè)系統(tǒng)的采樣頻率。這種轉(zhuǎn)換是硬件設(shè)計(jì)的關(guān)鍵步驟，因?yàn)檗D(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動(dòng)流程 自動(dòng) 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof） 下載至硬件 換的位數(shù)和小數(shù)點(diǎn)的位置將直接影響所需的硬件資源和系統(tǒng)精度。 對(duì)于硬件電路設(shè)計(jì)， Simulink 信號(hào)必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對(duì)應(yīng)的總線格式。 圖 DSP Builder 設(shè)計(jì)流程圖 DSP Builder 設(shè)計(jì)規(guī)則遵循以下三點(diǎn)： （ 1） 位寬設(shè)計(jì)規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來(lái)表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對(duì) FPGA 是不可行的。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲(chǔ)功能等基本操作。 DSP Builder 依賴于Math Works 公司的數(shù)學(xué)分析工具 MATLAB/Simulink，以 Simulink 的 Bloc