【正文】 對于我今后的學習或者是工作一定會有很大的幫助。 從選題到設計到最后的完成報告，期間的過程是漫長的，我也受益匪淺。 從本次完成設計的過程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。再利用 Quartus II 軟件進行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個不同頻率正弦波的疊加信號作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號。 在仿真結(jié)束后，我也對硬件 可能的 實施做了一定的研究。 同時本文也闡明了 個別模塊的參數(shù)設置調(diào)整，以及 其對于濾波器的作用 。 同時也考慮到了兩者不兼容之處，通過合理的轉(zhuǎn)換加以處理。 畢業(yè)設計（論文） 33 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設計 最終能實現(xiàn)對 通過濾波器的高頻信號的濾除 ， 在這一設計過程中加深自己對于 FPGA 技術以及 DSP 數(shù)字信號處理的知識的了解，有著很大的幫 助 。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號通過 FIR 低通濾波器后被濾除。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動比例顯示波形。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口 。 畢業(yè)設計（論文） 28 圖 FIR 濾波器模型 畢業(yè)設計（論文） 29 5 Simulink 仿真 完成模型設計之后，在 Simulink 環(huán)境下對模型進行仿真，檢驗設計結(jié)果是否正確。 各模塊 的連接 將上述所有模塊 拖入新建模型后，修改設置參數(shù)，最后進行連線。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 Signal Compiler 模塊， 圖 Signal Compiler 模塊 采用默認參數(shù)設置。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點數(shù)時乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 所示。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫中的 Input 與 Output 模塊， 畢業(yè)設計（論文） 23 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設置 設置有符號整數(shù)均為 16 位，如圖 所示。 （ 2）加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫中的 Add 模塊， 圖 Add 模塊 采用默認參數(shù)設置。 濾波器 模塊 的添加和 模塊參數(shù) 設置 （ 1） 加入正弦信號產(chǎn)生模塊 添加 2 個 Simulink 文件夾中， Sources 庫中的 Sine Wave 模塊， 圖 Sine Wave 模塊 圖 Sine Wave1 模塊 參數(shù)設置 畢業(yè)設計（論文） 22 圖 Sine Wave2 模塊 參數(shù)設置 分別設置兩個正弦波模塊參數(shù)， 如圖 和 所示。 圖 Parallel Adder Subtractor 模塊參數(shù)設置 將各模塊進行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 圖 Multiply Add 模塊 其中，第一個 Multiply Add 模塊 參數(shù)設置如 圖 和 所示 ： 畢業(yè)設計（論文） 18 圖 Multiply Add 模塊 參數(shù)設置（ Main 選項卡） 圖 Multiply Add 模塊 參數(shù)設置（ Optional Ports and Settings 選項卡） 畢業(yè)設計（論文） 19 其余 4 個 Multiply Add 模塊 中的常數(shù)值（ Constant Values）選項分別對應 節(jié)中所得到的 FIR 濾波器系數(shù)。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構建 FIR 數(shù) 字濾波器。 畢業(yè)設計（論文） 16 圖 雙精度系數(shù)轉(zhuǎn)換定點數(shù) 最終得到處理后的濾波器系數(shù) 如圖 所示。所以需要將 Simulink 中雙精度浮點數(shù)轉(zhuǎn)換成 FPGA 中的定點數(shù)。默認情況下，系數(shù)是以雙精度形式給出，得到 的系數(shù)如圖 所示。 畢業(yè)設計（論文） 14 圖 濾波器設計圖 FPGA 定點數(shù) 的確定 濾波器設計完全后，首先導出以雙精度形式給出的濾波器系數(shù)， 而根據(jù) DSP Builder 設計規(guī)則中的位寬設計規(guī)則，雙精度數(shù)對 FPGA 是不可行的，所以需要將雙精度浮點數(shù)轉(zhuǎn)換成 FPGA 中的定點數(shù)。 濾波器類型選擇 FIR，系統(tǒng)頻率 Fs 修改為 50MHz，通帶截止頻率 Fpass 修改為 1MHz，阻帶截止頻率 Fstop 修改為 4MHz，通帶最大衰減 Apass 修改為 1dB，阻帶最小衰減 Astop 修改為 30dB。 畢業(yè)設計（論文） 12 4 基于 FPGA 的 FIR 低通 濾波器設計 設計 方案 圖 濾波器設計流程圖 FIR 低通濾波器 參數(shù)為： 系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool濾波器設計 MATLAB 集成了一套功能強大的濾波器設計工具 FDATool，可以完成多種濾波器的設計、分析和性能評估。 當利用多個采樣周期時 ， DSP Builder 必須將每個采樣周期與實際時鐘域聯(lián)系，所以 DSP Builder 模塊必須包含 DSP Builder 速率變更模塊（頂層的 PLL 或Clock_Derived） 。時鐘域可以在 DSP Builder 的模塊資源中進行設定。 如果設 計中包含了 PLL 和分頻模塊， DSP Builder 模塊將根據(jù) PLL 或分頻模塊輸出時鐘組中的某一時鐘的上升沿工作，相應的系統(tǒng)就成俄日多時鐘系統(tǒng)。 （ 2） 頻率設計規(guī)則 如果設計中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設計規(guī)則將Simulink 設計轉(zhuǎn)換成硬件設計，在 DSP Builder 中，所有的時許模塊（如 Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。這種轉(zhuǎn)換是硬件設計的關鍵步驟，因為轉(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof） 下載至硬件 畢業(yè)設計（論文） 11 換的位數(shù)和小數(shù)點的位置將直接影響所需的硬件資源和系統(tǒng)精度。 對于硬件電路設計， Simulink 信號必須轉(zhuǎn)換成與硬件結(jié)構相對應的總線格式。 畢業(yè)設計（論文） 10 圖 DSP Builder 設計流程圖 DSP Builder 設計規(guī)則遵循以下三點： （ 1） 位寬設計規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進制的補碼浮點數(shù)，而雙精度數(shù)對 FPGA 是不可行的。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作。 DSP Builder 依賴于Math Works 公司的數(shù)學分析工具 MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進行圖形化設計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設 計文件（ .mdl）轉(zhuǎn)成相應的硬件描述語言 VHDL 設計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系 統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與 VHDL 綜合、仿真和 Altera 開發(fā)工具整合在一起，實現(xiàn)了這些工具的集成。 (2) 重構的靈活性： FPGA 的硬件可再配置特性使其實現(xiàn)的高性能 DSP 具有極大的靈活性，對于所設想的算法可以用專門的定制結(jié)構實現(xiàn)； (3) 最佳的性價比：隨著半導體工藝的線寬進一步縮小，器件規(guī)模增加， FPGA價格不斷降低，可以花費低的成本實現(xiàn)設計系統(tǒng)的集成化。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復雜度不斷增加的應用要求，通過并行方式提供極高性能的信號處理能力。 對系數(shù)進行量化并選取適當運算結(jié)構后，便可以采用 FPGA 來實現(xiàn) DSP 系統(tǒng)了。 對系數(shù)進行量化后，還需要選取運算結(jié)構，不同的結(jié)構所需的存儲器及乘法器資源是不同的，前者影響復雜度，后者影響運算速度。所以必須將系數(shù) ak ， bk 進行量化，以有限長的二進制數(shù)的形式表示。 前者采用的是無限精度 ，后者采用的是雙精度浮點數(shù)。 一般情況下， DSP 就是把輸入序列通過一定的運算變換成輸出序列。 FPGA內(nèi)部包括了上述的所有器件，因而成為實現(xiàn) DSP 的理想選擇。 DSP 系統(tǒng)的時鐘速率與它的采樣率一般是不相同的。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數(shù)目表示。關鍵通道的計算時間決定一個 DSP 系統(tǒng)的最小可處理的時鐘周期或最大的時鐘頻率。此時一個路徑的長度正比于它的計算時間。 DSP 系統(tǒng)根據(jù)每秒處理的采樣率，用采樣率來表征，也稱為流量。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。 但是，一旦硬件達到所要求的采樣率 ，就沒有必要提高計算的執(zhí)行速度了。 由于 DSP 與其他通用計算機技術互相區(qū)別的兩個重要特性是實時流量要求和數(shù)據(jù)驅(qū)動特性。 畢業(yè)設計（論文） 7 3 FPGA DSP 系統(tǒng)設計分析 DSP 的基本概念 數(shù)字信號處理 (DSP)技術的迅速發(fā)展，已經(jīng)廣泛應用于 3G 通信，網(wǎng)絡會議，多媒體系統(tǒng)，雷達聲納，醫(yī)學儀器，實時圖像識別以及民用電器等，而且所有這一切在功能實現(xiàn)，性能指標與成本方面都在不斷增加其要求。本文 主要采用模塊法。 FIR 數(shù)字濾波器的設計方法 FIR 濾波器設計方法以直接 逼近 所需離散時間系統(tǒng)的頻率響應為基礎。 鑒于 IIR 數(shù)字濾波器最大缺點 ：不易做成線性相位，而現(xiàn)代圖像、語聲、數(shù)據(jù)通信對線性相位的要求是普遍的。應用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 數(shù)字濾波器的分類 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。數(shù)字濾波器在 語言信號處理 、圖像信號處理、醫(yī)學生物信號處理以及其他應用領域都得到了廣泛應用。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng) 數(shù)模轉(zhuǎn)換 、平滑。應用數(shù)字濾波 器處理模擬信號時，首先須對輸入模擬信號進行限帶、抽樣和模數(shù)轉(zhuǎn)換。由于電子計算機技術和 大規(guī)模集成電路 的發(fā)展，數(shù)字濾波器已可用計算機軟件實現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實時實現(xiàn)。數(shù)字濾波器的功能是對輸入離散信號的數(shù)字代碼進行運算處理，以達到改變信號頻譜的目的。 畢