【正文】 適配器也稱結(jié)構(gòu)綜合器。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成 20 低級的、可與 FPGA/CPLD的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 綜合器的功能就是將設(shè)計者在 EDA平臺上的設(shè)計輸入文件，依據(jù)給定的硬件結(jié)構(gòu)和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至是更底層電路描述文件 ——網(wǎng)表文件。當(dāng)輸入的 HDL文件在 EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求 HDL源文件中的語句都是可綜合的。 (2)綜合。 將電路系統(tǒng)以一定的方式輸入給計算機。 (4)在選擇實現(xiàn)系統(tǒng)的目標(biāo)器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面有更大的自由度。 (3)采用了結(jié)構(gòu)化的克服手段。現(xiàn)代電子產(chǎn)品的開發(fā)與生產(chǎn)正向著模塊化發(fā)展，向著軟硬核組合發(fā)展。在設(shè)計的最初階段，設(shè)計人員可不受芯片結(jié)構(gòu)的約束，集中精力對產(chǎn)品進(jìn)行最適合市場需求的設(shè)計，從而避免 了傳統(tǒng)方法中的再設(shè)計風(fēng)險，縮短了產(chǎn)品的上市周期。這種設(shè)計方法與具體的硬件無關(guān)，設(shè)計者可將精力集中在設(shè)計項目性能的提高和成本的降低上，具體的硬件實現(xiàn)用 PLD來完成，極大地提高設(shè)計效率。 (6)VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計項目，在不改變源程序的條件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變設(shè)計項目的規(guī)模和結(jié)構(gòu)。 (5)VHDL對設(shè)計項目的描述具有獨立性，實際設(shè)計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨立的設(shè)計。應(yīng)用 EDA工具的邏輯優(yōu)化功能，可以自動的把一個綜合后的設(shè)計項目變成一個更小、更高速的電路系統(tǒng)。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 (3)VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計的模塊分解和已有設(shè)計模塊的再利用功能。 (2)VHDL具有豐富的仿真語句和庫函數(shù)，在設(shè)計早期，即尚未完成設(shè)計時，就可以就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計項目進(jìn)行仿真模擬。 VHDL支持從上到下的設(shè)計，也支持從下到上的設(shè)計 。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。 VHDL的程序結(jié)構(gòu)特點是將一項設(shè)計實體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口 。 1993年， IEEE對 VHDL進(jìn)行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴展了 VHDL的內(nèi)容，公布了新版本的 VHDL即 IEEE標(biāo)準(zhǔn)的 10761993，又得到了眾多 EDA公司的支持，在電子工程領(lǐng)域，己成為事實上的通用硬件描述語言。自 IEEE公布了VHDL(IE EE1076)的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計環(huán)境 ，或宜布自己的設(shè)計工具可以和 VHDL接口。 VHDL的英文全名是 Very High Speed Integrated Circuit Hardware Description Language,誕生于 1982年。 如果失去 PLD器件， EDA技術(shù)將是無源之水。由于設(shè)計開發(fā)工具具有通用性、設(shè)計使用的語言是標(biāo)準(zhǔn)化的，以及設(shè)計過程幾乎與所用 18 器件的硬件結(jié)構(gòu)沒有關(guān)系，因而設(shè)計開發(fā)成功的各類邏輯功能模塊的文本軟件具有很好的兼容性和可移植性。 FPGA的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)， 從而大大縮小了體積，易于管理和屏蔽。 高集成度、高速度和高可靠性是 FPGA最明顯的特點，其時鐘延時可小至 ns級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有著廣泛的應(yīng)用前景。從某種意義來說，用 PLD器件構(gòu)成的數(shù)字系統(tǒng)又回到了原來數(shù)字邏輯門電路的結(jié)構(gòu)之中，但這是一種更高層次的循環(huán)，是電路設(shè)計方法否定之否定運動，它在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分，是對 MCU系統(tǒng)的一種揚棄，但在電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成的整體上卻是質(zhì)的飛躍 [7,8,10]。這種系統(tǒng)可以通過 2種途徑改變器件的邏輯功能，即 MCU的軟件編程和特定器件的控制字配置，而且器件引腳功能的硬件方式是不可任意改變的。 大規(guī)模可編程器件 可編程器件 (PLD， Programmable Logic Device)是一種由用戶編程來實現(xiàn)某種邏輯功能的新型邏輯器件，芯片內(nèi)的邏輯門、觸發(fā)器等硬件資源可由用戶編程連接實現(xiàn)專用的用戶邏輯功能。 (5)整個系統(tǒng)可集成在一個芯片卜，體積小、功耗低、可靠性高。 (3)設(shè)計過程中可用有關(guān)的軟件進(jìn)行仿真。 用 EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有下面的特點： (1)用軟件即文本文件的方式設(shè)計硬件。 EDA技術(shù) EDA是 Electronic Design Automation的縮寫，即為電子設(shè)計自動化， EDA技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心，是從 CAD(計算機輔助設(shè)計， Computer Assist Design)和 CAE(計算機輔助I程 ,Computer Assist Engineering Design)的概念發(fā)展而來。但是，系統(tǒng)比較大，硬件比較復(fù)雜，那么這種電路圖可能需要更多張。在電路圖中詳細(xì)標(biāo)注了各邏輯單元、器件的名稱和相互之間的信號連接關(guān)系。 (2)在數(shù)字系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試 由于進(jìn)行仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、邏輯分析儀和示波器等，所以在傳統(tǒng)硬件電路設(shè)計中，仿真和調(diào)試 只能在系統(tǒng)硬件設(shè)計完成后期進(jìn)行，系統(tǒng)設(shè)計存在的問題也只能在后期出現(xiàn)，對系統(tǒng)設(shè)計人員有較高的要求。最后完成整個數(shù)字系統(tǒng)的硬件設(shè)計。接著進(jìn)行各功能模塊的細(xì)化和電路設(shè)計 。這種設(shè)計方法一直為許多硬件開發(fā)工程師所沿用 [6]。設(shè)計者可根據(jù)各模塊的功能選擇適當(dāng)?shù)?MCU(微處理器和單片機 )和 SSI、 MSI、 LSI芯片拼接成預(yù)定的數(shù)字電子系統(tǒng)，是用搭積木式的方法完成設(shè)計的。 表 采用 OBC編碼時 LUT內(nèi)容 1,jx 2,jx 3,jx ROM表內(nèi)容 15 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 16 第 3章 EDA技術(shù)和可編程邏輯器件 隨著計算機軟件、硬件和集成電路制造技術(shù)的飛速發(fā)展，數(shù)字電路硬件設(shè)計復(fù)雜程度的快速增長，以及產(chǎn)生的設(shè)計成果可繼承性的需要，對數(shù)字電子系統(tǒng)的設(shè)計方法產(chǎn)生了極大的影響，傳統(tǒng)的以中小規(guī)模集成電路為基礎(chǔ)模塊、以電路圖為表達(dá)方式的數(shù)字電子系統(tǒng)的設(shè)計方法正逐步被 EDA技術(shù)的設(shè)計方法所取代。第 i次采樣值 ix 可以分解為下式 : 14 ? ?1 ( 1 ), 1 , 1 , 1 , 111 ()21 ( ) ( ) 2 22i i iw jwi w i w i w j i w jjx x xx x x x? ? ? ?? ? ? ? ? ??? ? ???? ? ? ? ? ?????? () 其中， 1 ( 1 ), 1 , 11 22w jwi i w i w jjx x x? ? ? ?? ? ??? ? ? ? ?? 這個時候，定義 , , ,i j i j i jd x x?? for 1jw??； , , 1 , 1()i j i w i wd x x??? ? ? for 1jw??； 而且， ? ?, 1, 1ijd ? ? ? ，這樣，式 ： 1 ( 1 ),101 [ 2 2 ]2 w jwi i w jjxd? ? ? ??????? () 則式 ： 11 ( 1 ),1001 1 1 ( 1 ),10 0 01 22211( ) 2 ( ) 222Nw jwi i w jijw N Njwi i w j ij i iY c dc d c?? ? ? ?????? ? ?? ? ???? ? ???????????? ? ? () 定義 1 ,12Nj i i jioD c d??? ? for 01jw? ? ? 1012 Nextra iiDc???? ? 得到 1 _ ( 1 )10 22w jww j e x trajY D D? ???????? () 表 OBC編碼方式時， LUT表的內(nèi)容。 圖 部分表求和縮小 LUT規(guī)模的 DA算法 (3)用 OBC編碼方式減小 LUT規(guī)模 使用 OBC編碼方式進(jìn)一步減小 LUT的規(guī)模的 OBC編碼方式的原理如下。將 8位地址線分為高 4位和低 4位，分別做成 2個 4位地址輸入的 LUT，可以成指數(shù)倍地節(jié)省了硬件資源 [57]。 例如，對于 N=15 的 FIR 濾波器， LUT 地址是 16 位，即便是考慮了它的系數(shù) 13 圖 一 次輸入兩位的 2階 FIR濾波器 對稱 性，地址也是 8位，字?jǐn)?shù) 82 。 為縮小 LUT，對 LUT的地址進(jìn)行電路分割，可以制作部分表，然后將結(jié)果相加。 LUT的輸入位寬度就是系數(shù)的數(shù)量，如果系數(shù) N過多，則 LUT表的規(guī)模將十分龐大，這是因為 LUT的規(guī)模隨著地址空間 (也就是 N) 的增加而呈指數(shù)增加。如果 N為 16，則查找表的規(guī)模為 322 個字，實在是太大了。 由圖 ，查找表的規(guī)模隨著階數(shù)的增加成指數(shù)增長。如果輸入采樣值的位數(shù) w 不是偶數(shù)，在使用2BAAT 方法之前必須對采樣值進(jìn)行符號擴展，使其達(dá)到偶數(shù)位。這種方法有時又被稱為 IBBAT(one bit at a time)。這樣，查找表的地址總線就有N位，所以查找表中有 2N 種可能的值，查找表的規(guī)?？梢钥醋魇?2N 。在比較中，假設(shè) 一個相同的濾波器，它的每個采樣值有 w位，而階數(shù)有 N階。由于采用的是用一個移位累加器的實現(xiàn)方法，查找表的大小占硬件規(guī)模的主要部分，所以可以將查找表的大小看作是硬件規(guī)模的近 12 圖 全并行 DA結(jié)構(gòu) 似。 雖然如此， 但是如果我們把系數(shù)的個數(shù)限制在 4個或是 8個的時候，再加上流水線寄存器，這個代價還是值得的 。另外，在每一級都要用寄存器將上一級的結(jié)果寄存，所以，當(dāng)電路中位數(shù)增多時，電路的規(guī)模就會迅速增加。也就是說流水線技術(shù)是將待處理的任務(wù)分解為相互有關(guān)而又相互獨立的、可以順序執(zhí)行的子任務(wù)來逐步實現(xiàn)。在下一個時鐘周期到來的時候，將前一級的結(jié)果 鎖存為該級電路的輸入，這樣逐級鎖存， 由最后一級完成最終結(jié)果的輸出。全并行實現(xiàn)方法可以利用流水線技術(shù)，將復(fù)雜的數(shù)字邏輯電路分級實現(xiàn)。一個 N階系數(shù)，采樣值為 4位的 FIR濾波器的全并行實現(xiàn)如圖 25所示，虛線為流水線寄存器?，F(xiàn)將 式（ 212） 中的 侮 個括號內(nèi)容改寫 成式（ ）。 它的實現(xiàn)框圖如圖 ，其中 虛線為流水線寄存器 。這樣最后得到的值就是我們需要的結(jié)果，由此可以得到全串行 DA模式。先從最低位開始，用所有 N個輸入量的最低位對 DA查找表進(jìn)行尋址，得到了一個部分積，將其右移一位即將其乘以 12? ，后，放到寄存器當(dāng)中，同時， N 個輸入量的次低位己經(jīng)開始對 DA查找表尋址得到另一個部分積，與右移一位后的上一個部分積相加，再重復(fù)上一步，直到所有的位數(shù)都己經(jīng)尋址一遍。這樣可以節(jié)省大量的 FPGA資源。分布式算法在完成乘累加功能時是通過將各輸入數(shù)據(jù)每一對應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)的部分積，然后再對各個部分積累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積己經(jīng)產(chǎn)生之后再來相加來完成乘累加運算的。 有符號 DA系統(tǒng)假設(shè)變量 ix 的表達(dá)式如下 ： 1, 1 , 11 2w ji i w i w jjx x x? ?? ? ??? ? ? ? () 10 其中,1iwx?表示 ix 的第 w1位，而 ix 也就是 x的第 i次采樣，而內(nèi)積 y可以表示成為： 11, 1 , 1011 1 1, 1 , 10 1 0[ 2 ]( ) 2Nwji i w i w jijN w Nji i w i w ji j iy c x xc x c????