【正文】 yout:out std_logic_vector(15 downto 0))。 architecture arc of filter is ponent reg is port (xin: in std_logic_vector (23 downto 0)。 yout:out std_logic_vector(15 downto 0))。 entity filter is port(xin:in std_logic_vector(7 downto 0)。 x ( n ) 預(yù) 處 理 并 行 延 時預(yù) 相 加查 找 表移 位 相 加 加 法 器 組輸 出 處 理y （ n ) 圖 41 并行 FIR數(shù)據(jù)及結(jié)構(gòu)圖 頂層文件的 VHDL 代碼 如下： library ieee。 25 圖 37四階 FIR 濾波 器的串行 DA結(jié)構(gòu) 26 第四章 15 階 并行 FIR 數(shù)字濾波器的設(shè)計 與仿真 頂層文件的設(shè)計 利用自頂向下設(shè)計方法，按照并行分布式算法，本 文首先設(shè)計 出 了并行 FIR 數(shù)字濾波器的頂層文件。這樣，每個數(shù)據(jù)的低位到高位將會相繼移出到抽頭。一個四階的 FIR濾波器的串行 DA 結(jié)構(gòu) 如圖 37 所示。當輸入數(shù)據(jù)位寬較少時，比如 4到 8位，這種實現(xiàn)方式會有令人滿意的結(jié)果。上下級流水線寄存器之間的數(shù)字電路按照時鐘頻率工作而不用考慮它們本身的延遲，這使得整個系統(tǒng)的工作頻率增加，從而加快了運算速度。并行方式的算法結(jié)構(gòu)如圖 36所示。這種算法尤其是在乘法器資源很少的 FPGA 器件中有很大的應(yīng)用前景。 由上分析可知，分布式算法是將乘法運算轉(zhuǎn)換成基于查找表 結(jié)構(gòu)的移位相加算法，從而實現(xiàn)多個乘法 運算操作。對于有符號 DA 系統(tǒng)， )(nx 可表示為： bBb bBB nxnxnx 2)()(2)( 10?????? (32） 將式（ 32）代入式（ 31），得 ? ? ??? ?? ????? 10 10 10 2)()()()(2 Nn Nn Bb bbbB nxnxncy ? ? ??????????101010 )()(2)()(2NnBbNn bbBB nxnxnc ??????10 ))(),((2))(),((2Bb bbBB nxncfnxncf （ 33） 其中 x(n)為（ B+1）位， ????10 )()())(),((Nn bb nxnxncf稱為位乘積 ,其中 b=0,? ,B+1。 一個線性時不變網(wǎng)絡(luò)的輸出可用式（ 31）表示。 分布式算法 分布式算法基礎(chǔ) 分布式算法 （ Distributed Arithmetic,DA） 是一項重要的 FPGA 技術(shù)，廣泛地應(yīng)用于計算乘 積 和： ??????? 10 )(*)(, Nn nxncxcy (31) 。 采用自頂向下的設(shè)計方法，可以從一開始就掌握要實現(xiàn)的系統(tǒng)的性能，再結(jié)合要實現(xiàn)的系統(tǒng)的具體性能要求，通過調(diào)整，直接進行性能的優(yōu)化。這種設(shè)計過程的優(yōu)點是符合硬件工程師的設(shè)計習慣，缺點是在進行底層設(shè)計時缺乏對整個系統(tǒng)總體性能的把握，在整個系統(tǒng)設(shè)計完成后，如果發(fā)現(xiàn)性能不能滿足要求，修改起來比較困難，因而設(shè)計周期長。 FPGA 設(shè)計方法 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計一般是從選擇具體的元器件開始，通過這些元器件進行邏輯電路設(shè)計，完成系統(tǒng)中各獨立功能模塊的設(shè)計，再把這些模塊連接起來，組裝成整個硬件系統(tǒng)。全局時鐘網(wǎng)絡(luò)負責把時鐘分配到器件內(nèi)部的各個單元，控制器件內(nèi)部的所有資源。實現(xiàn)許多數(shù)字信號處理運算如濾波、快速傅里葉變換、卷積、解相關(guān)等。 M4k 存儲器除了可以用作標準的存儲器使用外，還可以被配置為移位寄存器、先入先出寄存器、只讀存儲器等。 22 時 鐘 使 能 1時 鐘 使 能 0時 鐘 1時 鐘 0時 鐘 選 擇邏 輯異 步復(fù) 位邏 輯I N 0I N 1I N 3I N 2進 位 邏 輯鏈 輸 入寄 存器 級聯(lián) 鏈L U T進位鏈同 步加 載和 復(fù)位DC L R E NQ行 連 接 、 列 連 接 、直 接 連 接本 地 連 接寄 存 器 級 鏈輸 出行 連 接 、 列 連 接 、直 接 連 接 圖 35 邏輯單元結(jié)構(gòu)圖 CYLONEII 系列 FPGA 器件內(nèi)部的存儲器是以 M4k 存儲器塊的形式按列排列的，每個M4k 存儲器塊的大小為 4608bit。 一個邏輯單元主要有以下部件組成：一個 4 輸入的查找表，一個 可編程的寄存器 ，一條進位鏈和一條寄存器級聯(lián)鏈。 IOEP L L I O E P L LIOEP L LI O E邏輯陣列M4k內(nèi)存塊邏輯陣列乘法器邏輯陣列M4k內(nèi)存塊邏輯陣列P L L 圖 34 EP2C20資源分布圖 邏輯單元 (Logic Element,LE)是 FPGA 內(nèi)部用于完成用戶資源的最小單元。這些資源主要包括邏輯陣列、 M4k 存儲器塊、乘法器等。CYLONEII 系列 FPGA 器件的速度等級有三個： 6， 7 和 8，其中 6的速度最快。 CYLONEII 系列 FPGA 器件采用了 90nm工藝，片內(nèi)邏輯單元數(shù)量最多可達 68416 個邏輯單元，片內(nèi)存儲器容量最多可達 ，用戶可用引腳最多有 622個。 下面以 CYLONEII 系列 FPGA 器件為例來介紹一下 FPGA 器件的結(jié)構(gòu)。 LUT 示意圖如圖 33所示。 FPGA 屬于復(fù)雜高密度的 PLD 器件。 利用 QUARTUS II 軟件進行 FPGA/CPLD 開發(fā)的流程如圖 32所示。 C．強大的 HDL 綜 合能力。 圖 31 QUARTUS II 軟件的交互界面 QUARTUS II 具有一下特點： 20 A．支持多時鐘定時分析、 Logic LockTM 基于塊的設(shè)計、 SOPC（可編程的片上系統(tǒng) )、內(nèi)嵌 SignalTapII 邏輯分析儀和功率估計器等高級工具。 QUARTUS II 軟件集成了 ALTERA 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 EDA 技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，通過功能強大的計算機和 EDA 工具軟件平臺，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測試，以至實現(xiàn)既定的電子線路系統(tǒng)功能。 圖 25 Simulink仿真 圖 26 混有噪音的信號波形 18 圖 27 輸出的信號波形 圖 28 輸出的信號的頻譜 19 第三章 EDA 技術(shù)與分布式算法 EDA 技術(shù) EDA 技術(shù) 簡介 EDA 是 Electronic Design Automation 的縮寫，意思是電子設(shè)計自動化，即利用計算機自動完成電子系統(tǒng)的設(shè)計。具體如圖 26， 27， 28所示。連接方式如圖 25。頻譜示波器緩沖區(qū)設(shè)為 512，緩沖 輸 出設(shè)為 256，矢量示波器幀數(shù)設(shè)為 5幀。然后在 Simulink Library 里找到 DSP工具箱，拖出兩個正選波模塊，一個設(shè)置為：幅度為 1，頻率為 50Hz，初始相位為 0，采 17 樣時間為 ,每幀采樣點數(shù)為 100，另一個除了頻率為 450Hz，初始相位為 2/? 以外，其它均與第一個相同。 ?????????????????????????????????2 6 6 8 )8()7(1 9 8 7 )9()6(0 9 7 1 6 )10()5(0 0 8 5 4 4 )11()4(0 3 8 5 7 )12()3(0 4 2 2 3 )13()2(0 2 6 3 6 )14()1(0 0 5 8 5 9 )15()0(hhhhhhhhhhhhhhhh （ 21） 使用 Simulink 進行仿真 仿真原理：一個 50Hz 的正弦波和 450Hz 的正弦波相加得到受干擾的信號，然后通過所設(shè)計的 FIR 低通濾波器濾出。濾波器的頻率響應(yīng)和圖 23 中相同。 圖 24 FDAT