基于fpga的fir數(shù)字濾波器設(shè)計(jì)畢業(yè)論文設(shè)計(jì)(參考版)
2025-06-30 17:37本頁面
【正文】 圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫3）畢業(yè)論文須用A4單面打印，論文50頁以上的雙面打印4）圖表應(yīng)繪制于無格子的頁面上5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔1）設(shè)計(jì)（論文）2）附件：按照任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂3）其它24。：任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。作者簽名： 日 期： 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。[6] 李偉，PIR數(shù)字器的FPGA實(shí)現(xiàn)，計(jì)算機(jī)與數(shù)字工程，2007年第一期[5] 羅忠威，MATLAB環(huán)境下的在此，我向給與我大力幫助的各位老師和同學(xué)們表示我衷心的感謝！參考文獻(xiàn)[1] 蔣磊、王昌林、劉鎏、許沖，基于FPGA的FIR數(shù)字濾波器算法實(shí)現(xiàn)，艦船電子工程，2006年[2] [J]. 科技資訊,2011(12).[3] 潘松、黃繼業(yè)、陳龍，《EDA技術(shù)與Verilog在此，我要向*老師表示我最衷心的感謝。 . 我的畢業(yè)設(shè)計(jì)是在導(dǎo)師***老師的悉心指導(dǎo)下完成的。這對于我今后踏上社會工作崗位都會起到積極的影響，我將終生受益。 轉(zhuǎn)眼2個月過去了，我的畢業(yè)設(shè)計(jì)也告一段落，回顧這2個月，我收獲了很多，這次設(shè)計(jì)是整個大學(xué)期間學(xué)習(xí)知識綜合運(yùn)用的檢驗(yàn)，也是對個人能力的一次鍛煉。我們要善于積累和總結(jié)讓障礙成為我們的另一種知識沉淀，這樣我們才能融會貫通，才能更善于發(fā)現(xiàn)問題和解決問題。 多做設(shè)計(jì)嘗試和總結(jié)，我們在FIR數(shù)字濾波器的設(shè)計(jì)中遇到過很多困難甚至是障礙。 系統(tǒng)整體思維，細(xì)節(jié)決定整體，整體展現(xiàn)細(xì)節(jié)。結(jié) 論本文用FPGA設(shè)計(jì)了一個64階的數(shù)字濾波器，包括用MATLAB計(jì)算濾波系數(shù)及對濾波器的仿真；QuartusII實(shí)現(xiàn)FPGA的FIR濾波器的具體設(shè)計(jì)、綜合、布線，兩種軟件的結(jié)合大大的縮減了設(shè)計(jì)研發(fā)的時間，同時濾波器速度、FPGA資源、性能上都得到了合理的優(yōu)化；設(shè)計(jì)下載到FPGA中后，用示波器觀察到加噪信號的噪聲被濾除，驗(yàn)證了設(shè)計(jì)的正確。雖然濾波后的波形不光滑，是由于量化、截位、DAC的非線性引起的，總的看來還是在誤差范圍內(nèi)，滿足要求。 . 利用QuartusII開發(fā)平臺建立工程分配引腳、編譯和綜合，最后下載到開發(fā)板上觀察結(jié)果是否正確。圖42 DAC0832電路圖 運(yùn)放的反饋電阻可通過RFB端引用片內(nèi)固有電阻，?？梢酝饨?。D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。具體電路圖見圖41所示：板上配有EPCS4配置芯片，JTAG和AS兩種下載端口，50MHz有源晶振。 本文采用的開發(fā)板為主芯片F(xiàn)PGA型號為Altera公司Cycionell系列EP2C5T144,等效門數(shù)為23萬門。EP2C5T114C8N最小系統(tǒng)電路圖由于開發(fā)板沒有D/A外設(shè)，因此，自己外接了一個D/A0832芯片，以便示波器觀察結(jié)果。第四章 將數(shù)據(jù)帶入輸入的xn帶入公式 得到與仿真結(jié)果一致。在同樣的開發(fā)環(huán)境下PARALLEL_ADD模塊功能一定正確，這里不做仿真測試QuartusII的頂層原理圖如圖312所示圖312 頂層原理圖整個系統(tǒng)仿真結(jié)果如圖313所示圖313 系統(tǒng)仿真結(jié)果由圖3211可知整個系統(tǒng)仿真結(jié)果正確，在系統(tǒng)誤差范圍之類。 . 在此二級求和模塊與乘法模塊一樣，直接調(diào)用QuartusII開發(fā)平臺中的PARALLEL_ADD模塊，而結(jié)尾處理模塊直接以Verilog語言描述生成模塊。 圖39濾波器系數(shù)乘法模塊仿真結(jié)果如圖310所示：圖310 濾波系數(shù)乘法模塊仿真結(jié)果圖311 二級求和與結(jié)尾處理模塊同樣考慮引腳資源，在此只仿真了一、二階系數(shù)，從附錄二中可知一、二階系數(shù)分別為3129。 在該模塊中我們直接調(diào)用QuartusII開發(fā)平臺中的LPM_MULT乘法模塊，直接將量化所得的系數(shù)賦給LPM_MULT乘法模塊，使以及求和所得的數(shù)據(jù)，直接與相應(yīng)的系數(shù)相乘。濾波系數(shù)模塊 分析知仿真輸入數(shù)據(jù)為8為寬度，超過127的數(shù)據(jù)用負(fù)數(shù)表示，圖中所得的數(shù)據(jù)結(jié)果與實(shí)際計(jì)算結(jié)果一致，該模塊功能正確。 . 由于在QuartusII上平臺，考慮利用原理圖方式不便描述，這里直接用Verilog語言直接描述，并生成模塊如圖37所示：圖37 位移寄存器（延時）、一級求和模塊圖38 位移寄存器（延時）、一級求和仿真結(jié)果由于該實(shí)例要求所需的階數(shù)較高這就要求模塊的引腳較多，考慮芯片的引腳資源有限，因此不能全部仿真只能做部分的仿真，仿真結(jié)果如圖38所示：。 圖35 信號發(fā)生器模塊、建立仿真結(jié)果如圖所示：圖36 信號發(fā)生器模塊仿真圖計(jì)算其頻率高頻為9766Hz,低頻為1962Hz與原理設(shè)計(jì)相符，符合要求。帶噪聲信號發(fā)生器的設(shè)計(jì)9位數(shù)計(jì)數(shù)器（地址發(fā)生器）正弦數(shù)據(jù)存儲ROM兩種頻率的波形疊加波形數(shù)據(jù)輸出該信號發(fā)生器由地址發(fā)生器、正弦數(shù)據(jù)存儲ROM、兩種頻率的波形疊加。下面分別描述各個模塊的設(shè)計(jì)與仿真。 . 根據(jù)FIR濾波器的線性相位結(jié)構(gòu)特點(diǎn)，對濾波器的設(shè)計(jì)采用了線性相位型結(jié)構(gòu)，系統(tǒng)框圖如圖33所示: 示 波 器FPGAD/A截尾位數(shù)處理二 級 求 和乘以濾波器系數(shù)數(shù)移位寄存器延時一 級 求 和帶噪聲信號的發(fā)生器在本文中，我們采用QuartusII開發(fā)平臺的FIR圖31 截尾處理的量化特性（q=28) 圖32 舍入處理的量化特性 表31 定點(diǎn)運(yùn)算中的截尾和舍入誤差截尾誤差舍入
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1