【正文】 圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫3）畢業(yè)論文須用A4單面打印，論文50頁以上的雙面打印4）圖表應(yīng)繪制于無格子的頁面上5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔1）設(shè)計(jì)（論文）2）附件：按照任務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）次序裝訂3）其它第41頁 共36頁。：任務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。作者簽名：　　 　 　　 日　 期：　　 　 　　 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。對于他們?yōu)槲宜冻龅囊磺?，我將以認(rèn)真努力的工作和勤奮踏實(shí)的學(xué)習(xí)予以回報！最后，向所有給予我關(guān)心和幫助的老師、親人、同學(xué)和朋友再次表示衷心的感謝！附錄附錄A 序列卷積示意圖(a) 輸入序列x(n)(b)單位脈沖響應(yīng)序列h(n)(c)輸出序列y(n)附錄B FIR濾波器脈沖響應(yīng)、幅頻、相頻特性曲線（a）FIR濾波器的沖激響應(yīng)(b)幅頻特性曲線(c)相頻特性曲線附錄C 分布式算法的基本原理推導(dǎo)過程由重新分別求和，其結(jié)果如下：可表示成如下形式：畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。與他進(jìn)行了多次有益的探討和交流，得到了許多啟發(fā)。本論文的完成，也有他們的一份辛勤汗水，在此謹(jǐn)向他們表示誠摯的謝意和感激之情。Torkleson M．FPGA implementation of FIR filters using pipelined bitserial Canonical Signed Digit muhipli—erfi[J]．IEEE Custom Integrated Circuits Conference．1994[18] MeyerBaese U．Digital signal processing with field programmable gate arrays[M]．SpringerVerlag．2001致 謝本學(xué)位論文是在長沙理工大學(xué)電氣與信息工程學(xué)院劉橋老師的指導(dǎo)下完成的，從論文選題到完成論文都得到了劉老師的悉心指點(diǎn)，劉老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和求實(shí)精神、忘我的工作作風(fēng)、學(xué)術(shù)上的遠(yuǎn)見和生活上的平易近人，時刻激勵著學(xué)生，是學(xué)生畢生學(xué)習(xí)的榜樣。(2)：57—60.[9] 王新剛,楊家瑋. 李建東,基于FPGA高效實(shí)現(xiàn)FIR濾波器的研究[J],西安電子科技大學(xué)信息科學(xué)研究所,2006.[10] 趙金憲,吳三,[M],(黑龍江科技學(xué)院電氣與信息工程學(xué)院，哈爾濱,[11] 潘松，黃繼業(yè)，王國棟．現(xiàn)代DSP技術(shù)．西安：西安電子科技大學(xué)出版社，2003：163—186[12] Hartley R．Sub expression Sharing in Filters Using Canonic Signed Digital Multiplier[J]，IEEE Transactions on Circuits and Systems II，1996，30(10)：677~88．[13] Goodman D J，Carry M J．Nine Digital Filters for Decimation and Interpolation[J]．IEEE Transactions on Acoustics。本人認(rèn)真進(jìn)行了本課題的研究并完成了本論文，由于時間和水平有限，沒有制作出實(shí)際電路來進(jìn)行濾波效果測試，而且論文中可能出現(xiàn)錯誤和不足之處，敬請大家批評指正。(3) 可編程門陣列發(fā)展日新月異，除了運(yùn)行速度大大提高，采用嵌入式處理器核(如aletar的nios軟核和ARM硬核)，高達(dá)10M字節(jié)的片上存儲器，千兆位級的串行收發(fā)器、硬連線的乘法器(如Viertxll嵌入的18位乘法器能提供高達(dá)六千億次的乘法累加次數(shù))等。本文的主要結(jié)論如下：(1) 數(shù)字濾波器具有穩(wěn)定性好、精度高、工作頻率范圍廣、體積小、功耗低等的優(yōu)點(diǎn)，有限沖激響應(yīng)（FIR）數(shù)字濾波器因其具有嚴(yán)格的線性相位特性而得到廣泛應(yīng)用。(2) 對分布式算法進(jìn)行了一些的討論，在闡述算法原理的基礎(chǔ)上，分析了利用FPGA特有的查找表結(jié)構(gòu)完成這一運(yùn)算的方法，解決了常系數(shù)乘法運(yùn)算硬件實(shí)現(xiàn)問題。FPGA的DSP解決方案為數(shù)字信號處理開創(chuàng)了新的領(lǐng)域，使得構(gòu)造的數(shù)字信號處理系統(tǒng)能夠保持基于軟件解決方案的靈活性又能接近ASIC的性能，為設(shè)計(jì)人員開辟了廣闊、自由的發(fā)展空間，具有很好的應(yīng)用前景[1617]。(3) 利用VHDL設(shè)計(jì)，可重復(fù)配置FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。通過QuartusⅡ的仿真驗(yàn)證，可以得到以下結(jié)論：(1) 采用8輸入查找表進(jìn)行分布式算法,設(shè)計(jì)了一個輸入8位，輸出8位的256階線性相位FIR濾波器，簡化了傳統(tǒng)的MAC設(shè)計(jì)。且波形基本沒有毛刺，設(shè)計(jì)完全符合設(shè)計(jì)要求。70，…]我們?nèi)我庠O(shè)定輸入信號為：X＝[99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0]2）輸出信號理論值由FIR數(shù)字濾波器的公式。70，0，0，0， 177。 FIR濾波器整體電路1）設(shè)定輸入信號根據(jù)設(shè)計(jì)要求，輸入信號范圍是：[177。從語句“ARCHITECTURE a OF f_mult18 IS”到“END a”是對構(gòu)造體的描述，它對模塊內(nèi)部的功能進(jìn)行了說明。從語句“ENTITY mult18 IS”開始到“END mult18”為止是實(shí)體說明語句，在mult18模塊功能的實(shí)體說明程序段中定義了3個端口， 3個端口中包含1個時鐘信號，1個信號輸入端口，1個信號輸出端口。END a。end if。139。P2: PROCESS(clk)BEGINif clk39。end if。s1(mult_4 downto 1))+(1111amp。139。s2(mult_3 DOWNTO 1))。amp。 then s3=(39。if Din(8)=39。s2(0)=39。s1( 3 DOWNTO 0)=0000。SIGNAL s3 : SIGNED (mult_4 DOWNTO 0)。ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (mult_1 DOWNTO 0)。 Dout : OUT SIGNED (mult_2 DOWNTO 0))。 PORT( clk : IN STD_LOGIC。 mult_3:=9。ENTITY mult18 isGENERIC ( mult_1:=8。USE 。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。將常系數(shù)分解成幾個2的冪的和形式。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。add_1是輸入信號Din1的寬度，shift_2是輸入信號Din2的寬度，add_3是輸出信號Dout的寬度；3個參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對參數(shù)賦予的值，改變這個值就修改了參數(shù)。程序中的前三句是庫和包集合說明，語句IEEE是程序中要用到的庫。end process。 thenDout=s1+Din2。event and clk =39。Din1)。Din1(add_1)amp。BEGIN s1=(Din1(add_1)amp。END add121616。 Din2 :in signed (add_2 downto 0)。PORT(clk : in STD_LOGIC。 add_2:integer:=15。USE 。此模塊程序如下：LIBRARY IEEE。實(shí)現(xiàn)兩個二進(jìn)制數(shù)字的相加運(yùn)算。隨著為數(shù)的增加，相