【正文】 (3)本文只是做了完整的 FPGA設(shè)計(jì)的一部分 ,實(shí)現(xiàn)了功能仿真 ,FPGA是一個(gè)龐大的知識(shí)系統(tǒng) ,需要學(xué)習(xí)的知識(shí)非常多 ,以后還可以做時(shí)序 仿真 ,將所做內(nèi)容下載到 芯片里 ,可以做成實(shí)物。 在硬件資源的充分利用方面很是欠缺。 本設(shè)計(jì)采用的 DA 算法和關(guān)于對(duì)稱性質(zhì)的利用，使整個(gè)系統(tǒng)的速度大為提高。 設(shè)計(jì)中還需進(jìn)一步改進(jìn)的地方 : (1)基本的 FIR濾波器的實(shí)現(xiàn)算法多是卷積運(yùn)算形式 ,可用加法器和乘法器直接實(shí)現(xiàn) ,這種直接實(shí)現(xiàn) FIR 濾波器的方法在速度和節(jié)省資源上都不是最有效的。 果然這樣，再看最后的數(shù)據(jù)就正確了。修改了延時(shí)器 dff15,由原來的 15位改成了現(xiàn)在的 16 位。于是重新修改了乘法器 mult242。 到了仿真模擬結(jié)果的時(shí)候，粗略一看，好像和 MATLAB 計(jì)算出的卷積結(jié)果差不多，但是仔細(xì)一看發(fā)現(xiàn)雖然大部分結(jié)果都差不多，但有幾位數(shù)幾乎擴(kuò)大了一倍： 28 圖 設(shè)計(jì)中出現(xiàn)的錯(cuò)誤的仿 真波形 仔細(xì)看，可以發(fā)現(xiàn)有 88， 84， 87出現(xiàn)，其他位上出入不大。 在設(shè)計(jì)中還出現(xiàn)了一個(gè) 較 為 復(fù)雜 的錯(cuò)誤 ： 第一遍設(shè)計(jì)時(shí) ，原本 d8 信號(hào)是直接進(jìn)入乘法器 242，這樣輸出為 15位，再經(jīng)過四個(gè)延時(shí)器與左邊加起來的信號(hào)同步，最后在進(jìn)入一個(gè)加法器，此加法器輸入信號(hào)為左邊來的 16 位信號(hào)，和乘法器 242輸出的信號(hào) 15 位，各取前 8 位信號(hào)相加，輸出最后結(jié)果。 (3)程序調(diào)試的問題，還不能熟練的解決一些常見錯(cuò)誤。 設(shè)計(jì)過程中遇到的主要問題 : (1)全新接觸 FPGA的知識(shí)以及相關(guān)軟件 ,中文資料較少 ,需要更好的英文水平去參閱英文資料。 按照最優(yōu)方案進(jìn)行設(shè)計(jì)。具有以往設(shè)計(jì)方 法所沒有的優(yōu)越性?？梢?實(shí)現(xiàn)以少量集成 芯片 實(shí)現(xiàn)高質(zhì)量濾波器的設(shè)計(jì)。所以一個(gè)功能優(yōu)良的硬件實(shí)現(xiàn)與軟件實(shí)現(xiàn)有著 密 切的關(guān)系。一是軟件實(shí)現(xiàn)，利用計(jì)算機(jī)選擇相應(yīng) 的算 法，編制出高質(zhì)量的正確程序。 為了進(jìn)一步驗(yàn)證該濾波器的性能，在 5KHz 正弦信號(hào)的基礎(chǔ)上增加 20KHz 余弦信號(hào)的干擾信號(hào)，同樣用 44KHz 的采樣頻率對(duì)其進(jìn)行抽樣，其 MATLAB 實(shí)現(xiàn)如下： 圖 用 MATLAB 對(duì) 混合信號(hào)的 抽樣 26 同樣，將所得結(jié)果進(jìn)行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 圖 混合離散信號(hào)的仿真波形圖 由于其周期時(shí)延，其 輸出結(jié)果應(yīng)該記為 [22， 29， 21， 4， 16， 濾波器濾波性能的再驗(yàn)證 為了更為形象的測(cè)試所設(shè)計(jì)濾波器的濾波性能，已知 sf =44KHz， fc =，對(duì)頻率為 5KHz 的正弦波進(jìn)行抽樣，其 MATLAB 實(shí)現(xiàn)如下： 圖 用 MATLAB 對(duì) 5KHz 正弦波抽樣 將所得結(jié)果進(jìn)行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 25 圖 5KHz 離散信號(hào)的仿真波形 由于 周期時(shí)延，其輸出結(jié)果應(yīng)該記為 [22， 29， 22， 4， 17， （ 3） 相應(yīng)仿真輸出結(jié)果 圖 時(shí)序仿真圖 通過 MATLAB 工具 計(jì)算 理論輸出值 的過程 如下 圖 通過 MATLAB 工具計(jì)算理論輸出值 23 輸出結(jié)果 y[n] 理論值 仿真結(jié)果 MATLAB 卷積值 /512 經(jīng)仿真器仿真 3 4 2 5 5 13 4 35 41 20 7 17 26 15 8 24 y[0] 37 y[1] 24 y[2] 8 y[3] 15 y[4] 24 y[5] 15 y[6] 8 y[7] 24 y[8] 37 y[9] 24 y[10] 8 y[11] 15 y[12] 24 y[13] 15 y[14] 8 y[15] 24 y[16] 37 y[17] 24 表 FIR 數(shù)字低通濾波器理論值和仿真結(jié)果一覽表 FIR 數(shù)字低通濾波器的綜合 FIR 濾波器的整體電路基本與其原理圖類似。 99， 0， 0， 0， 177。 99， 0， 0， 0， 177。 (b)時(shí)序仿真：又稱為后仿真，是在電路已經(jīng)映射到特定的工藝環(huán)境后，將電路的路徑延遲和門延遲考慮進(jìn)對(duì)電路行為的影響后，來比較電路的行為是否還能夠在一定條件下滿足設(shè)計(jì)構(gòu)想。同時(shí)使工作得到優(yōu)化。 本設(shè)計(jì)仿真的目的是在軟件環(huán)境下 了解設(shè)計(jì)描述與設(shè)計(jì)意圖的一致性。 仿真在一個(gè)完整的設(shè) 計(jì)中具有很大的意義。即：行為描述，著重于系統(tǒng)和其它部件與環(huán)境交互作用的方式，如輸入與輸出的映射關(guān)系；結(jié)構(gòu)描述，給出組成系統(tǒng)的互連部件的集合，常用 于 網(wǎng)表描述；物理描述，確定系統(tǒng)設(shè)計(jì)構(gòu)成的規(guī)格。其中最高的設(shè)計(jì)層次為系統(tǒng)層，最低為電路層，電路層上的設(shè)計(jì)可以給出其互連線結(jié)構(gòu)。 21 5 FIR 濾波器的綜合與仿真 綜合及仿真的意義 綜合技術(shù)實(shí)際上是設(shè)計(jì)的正向過程，就是幫助設(shè)計(jì)者自動(dòng)完成不同層次和不同形式的設(shè)計(jì)描述之間的轉(zhuǎn)換。 END a。 end if。139。 P2: PROCESS(clk) BEGIN if clk39。 end if。s2(10 DOWNTO 0))+(111amp。amp。 else s4=(39。s2(10 DOWNTO 0))+(000amp。amp。 then s4=(39。 if Din(8)=39。 s3(0)=39。 s2(1 DOWNTO 0)=00。 s1( 2 DOWNTO 0)=000。 SIGNAL s4 : SIGNED (12 DOWNTO 0)。 SIGNAL s2 : SIGNED (10 DOWNTO 0)。 END mult14。 Din : IN SIGNED (8 DOWNTO 0)。 USE 。 19 乘法器的 VHDL 語言實(shí)現(xiàn) LIBRARY ieee。實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。 將常系數(shù)分解成幾個(gè) 2 的冪的和形式。 圖 減法器的模塊圖 圖 減法器的波形仿真 完全符合設(shè)計(jì)要求。 end process。 then Dout=Din2s1。event and clk=39。Din1)。 BEGIN s1=(Din1(13)amp。 END sub141616。 18 Din2 :in signed (15 downto 0)。 ENTITY sub141616 is PORT( clk : in STD_LOGIC。 USE 。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 由上面簡(jiǎn)化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模用來 作為乘法器的輸入，其輸出作為一個(gè)減法器的輸入即可。 (3)減法器 減法器的原理與加法器類似，尤其是并行式的減法器與加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。 end a。 end if。139。 PROCESS(Din1,Din2,clk) BEGIN if clk39。Din1(11)amp。Din1(11)amp。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(15 downto 0)。 Dout:out signed (15 downto 0) )。 Din1 :in signed (11 downto 0)。 USE 。 （以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加法器為例） LIBRARY IEEE。實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來 越大，因此，在工程中使用加法器時(shí)，要在速度和容量之間尋找平衡點(diǎn)。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。這種運(yùn)算稱為全加，所用的電路稱為全加器。 圖 寄存器的模塊圖 圖 寄存器的波形仿真 16 完全符合設(shè)計(jì)要求。 END PROCESS。 END IF。139。 THEN IF(clk39。 ELSIF clear=39。139。 END dff8。 Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ENTITY dff8 IS PORT( clk : IN STD_LOGIC。 寄存器的 VHDL 語言實(shí)現(xiàn) （ 8位） LIBRARY IEEE。 各 模 塊電路設(shè)計(jì) （ 1）寄存器 寄存器用于寄存一組二值代碼，對(duì)寄存器的觸發(fā)器只要求它們具有置 置 0的功能即可，因而本設(shè)計(jì)中用 D 觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。將后 8 位舍去，加上由乘法器 242 輸出 得到的 8位，總輸出為 8位。 70， …]，周期為 8，經(jīng)分析當(dāng)總值最大時(shí)，總輸出應(yīng) 為 99*18+70*29+52*70+99*162=1782+2030+3640+16038=23630， 2 的 15 次方為 32768，再加上一位符號(hào)位，所以輸出應(yīng)為 16 位，由此類推， 1 18 乘法器輸出之和為 13 位， 1 29乘法器輸出之和應(yīng)為 13 位，總輸出為 14位。70， 0， 0， 0， 177。對(duì)剩余加法器進(jìn)行分析，對(duì)輸入序列進(jìn)行分析， [177。對(duì)第一級(jí)加法器， 輸入全為 8位，輸出統(tǒng)一為 9位。 其開發(fā)流程圖如下： 圖 基于 FPGA 的開發(fā)流程 采用合理、條理清晰的設(shè)計(jì)目錄結(jié)構(gòu)有助于提高設(shè)計(jì)的效率、可維護(hù)性。在方框圖一級(jí)進(jìn)綜合器 時(shí)序仿真 適配器 編程器 VHDL/Verilog語言 報(bào)告文件 報(bào)告文件 報(bào)告文件 報(bào)告文件 圖形方式 概念設(shè)計(jì) 源文件 網(wǎng)表文件 波形文件 編程文件 13 4 基于分布式算法的 FIR 濾波器設(shè)計(jì) 基于 FPGA 的 FIR 設(shè)計(jì)流程 FPGA 基本開發(fā)流程如下圖所示，主要包括：設(shè)計(jì)輸入 (Design Entry)；設(shè)計(jì)仿真（ Simulation）；設(shè)計(jì)綜合（ Synthesize）；布局布線（ Place amp。 其設(shè)計(jì)流程圖如 下 圖所示 ： 圖 FPGA 設(shè)計(jì)流程圖 系統(tǒng)劃分 行為描述 編譯器 功能仿真FPG 一次設(shè)計(jì)方法 , 這是一種“自頂向下”的方法，適應(yīng)了當(dāng)今芯片開發(fā)的復(fù)雜程度提高、上市時(shí)間緊迫的特點(diǎn)。 FPGA 的基本結(jié)構(gòu) FPGA 由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM