【正文】 3 4 2 5 5 13 4 35 41 20 7 17 26 15 8 24 y[0] 37 y[1] 24 y[2] 8 y[3] 15 y[4] 24 y[5] 15 y[6] 8 y[7] 24 y[8] 37 y[9] 24 y[10] 8 y[11] 15 y[12] 24 y[13] 15 y[14] 8 y[15] 24 y[16] 37 y[17] 24 表 FIR 數(shù)字低通濾波器理論值和仿真結(jié)果一覽表 FIR 數(shù)字低通濾波器的綜合 FIR 濾波器的整體電路基本與其原理圖類似。所以一個功能優(yōu)良的硬件實現(xiàn)與軟件實現(xiàn)有著 密 切的關(guān)系。具有以往設(shè)計方 法所沒有的優(yōu)越性。 設(shè)計過程中遇到的主要問題 : (1)全新接觸 FPGA的知識以及相關(guān)軟件 ,中文資料較少 ,需要更好的英文水平去參閱英文資料。 在設(shè)計中還出現(xiàn)了一個 較 為 復(fù)雜 的錯誤 ： 第一遍設(shè)計時 ，原本 d8 信號是直接進入乘法器 242，這樣輸出為 15位，再經(jīng)過四個延時器與左邊加起來的信號同步，最后在進入一個加法器，此加法器輸入信號為左邊來的 16 位信號，和乘法器 242輸出的信號 15 位，各取前 8 位信號相加，輸出最后結(jié)果。于是重新修改了乘法器 mult242。 果然這樣，再看最后的數(shù)據(jù)就正確了。 本設(shè)計采用的 DA 算法和關(guān)于對稱性質(zhì)的利用，使整個系統(tǒng)的速度大為提高。 (3)本文只是做了完整的 FPGA設(shè)計的一部分 ,實現(xiàn)了功能仿真 ,FPGA是一個龐大的知識系統(tǒng) ,需要學(xué)習(xí)的知識非常多 ,以后還可以做時序 仿真 ,將所做內(nèi)容下載到 芯片里 ,可以做成實物。 在硬件資源的充分利用方面很是欠缺。 設(shè)計中還需進一步改進的地方 : (1)基本的 FIR濾波器的實現(xiàn)算法多是卷積運算形式 ,可用加法器和乘法器直接實現(xiàn) ,這種直接實現(xiàn) FIR 濾波器的方法在速度和節(jié)省資源上都不是最有效的。修改了延時器 dff15,由原來的 15位改成了現(xiàn)在的 16 位。 到了仿真模擬結(jié)果的時候，粗略一看，好像和 MATLAB 計算出的卷積結(jié)果差不多，但是仔細(xì)一看發(fā)現(xiàn)雖然大部分結(jié)果都差不多，但有幾位數(shù)幾乎擴大了一倍： 28 圖 設(shè)計中出現(xiàn)的錯誤的仿 真波形 仔細(xì)看，可以發(fā)現(xiàn)有 88， 84， 87出現(xiàn)，其他位上出入不大。 (3)程序調(diào)試的問題，還不能熟練的解決一些常見錯誤。 按照最優(yōu)方案進行設(shè)計?？梢?實現(xiàn)以少量集成 芯片 實現(xiàn)高質(zhì)量濾波器的設(shè)計。一是軟件實現(xiàn)，利用計算機選擇相應(yīng) 的算 法，編制出高質(zhì)量的正確程序。 為了進一步驗證該濾波器的性能，在 5KHz 正弦信號的基礎(chǔ)上增加 20KHz 余弦信號的干擾信號，同樣用 44KHz 的采樣頻率對其進行抽樣，其 MATLAB 實現(xiàn)如下： 圖 用 MATLAB 對 混合信號的 抽樣 26 同樣，將所得結(jié)果進行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 圖 混合離散信號的仿真波形圖 由于其周期時延，其 輸出結(jié)果應(yīng)該記為 [22， 29， 21， 4， 16， 濾波器濾波性能的再驗證 為了更為形象的測試所設(shè)計濾波器的濾波性能，已知 sf =44KHz， fc =，對頻率為 5KHz 的正弦波進行抽樣，其 MATLAB 實現(xiàn)如下： 圖 用 MATLAB 對 5KHz 正弦波抽樣 將所得結(jié)果進行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 25 圖 5KHz 離散信號的仿真波形 由于 周期時延，其輸出結(jié)果應(yīng)該記為 [22， 29， 22， 4， 17， 99， 0， 0， 0， 177。 (b)時序仿真：又稱為后仿真，是在電路已經(jīng)映射到特定的工藝環(huán)境后，將電路的路徑延遲和門延遲考慮進對電路行為的影響后，來比較電路的行為是否還能夠在一定條件下滿足設(shè)計構(gòu)想。 本設(shè)計仿真的目的是在軟件環(huán)境下 了解設(shè)計描述與設(shè)計意圖的一致性。即：行為描述，著重于系統(tǒng)和其它部件與環(huán)境交互作用的方式，如輸入與輸出的映射關(guān)系；結(jié)構(gòu)描述，給出組成系統(tǒng)的互連部件的集合，常用 于 網(wǎng)表描述；物理描述，確定系統(tǒng)設(shè)計構(gòu)成的規(guī)格。 21 5 FIR 濾波器的綜合與仿真 綜合及仿真的意義 綜合技術(shù)實際上是設(shè)計的正向過程，就是幫助設(shè)計者自動完成不同層次和不同形式的設(shè)計描述之間的轉(zhuǎn)換。 end if。 P2: PROCESS(clk) BEGIN if clk39。s2(10 DOWNTO 0))+(111amp。 else s4=(39。amp。 if Din(8)=39。 s2(1 DOWNTO 0)=00。 SIGNAL s4 : SIGNED (12 DOWNTO 0)。 END mult14。 USE 。實現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進制數(shù)的乘法運算。 圖 減法器的模塊圖 圖 減法器的波形仿真 完全符合設(shè)計要求。 then Dout=Din2s1。Din1)。 END sub141616。 ENTITY sub141616 is PORT( clk : in STD_LOGIC。當(dāng)?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 (3)減法器 減法器的原理與加法器類似，尤其是并行式的減法器與加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。 end if。 PROCESS(Din1,Din2,clk) BEGIN if clk39。Din1(11)amp。 Dout:out signed (15 downto 0) )。 USE 。實現(xiàn)兩個二進制數(shù)字的相加運算。并行進位加法器設(shè)有進位產(chǎn)生邏輯，預(yù)算速度較快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。 圖 寄存器的模塊圖 圖 寄存器的波形仿真 16 完全符合設(shè)計要求。 END IF。 THEN IF(clk39。139。 Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 寄存器的 VHDL 語言實現(xiàn) （ 8位） LIBRARY IEEE。將后 8 位舍去，加上由乘法器 242 輸出 得到的 8位，總輸出為 8位。70， 0， 0， 0， 177。對第一級加法器， 輸入全為 8位，輸出統(tǒng)一為 9位。在方框圖一級進綜合器 時序仿真 適配器 編程器 VHDL/Verilog語言 報告文件 報告文件 報告文件 報告文件 圖形方式 概念設(shè)計 源文件 網(wǎng)表文件 波形文件 編程文件 13 4 基于分布式算法的 FIR 濾波器設(shè)計 基于 FPGA 的 FIR 設(shè)計流程 FPGA 基本開發(fā)流程如下圖所示，主要包括：設(shè)計輸入 (Design Entry)；設(shè)計仿真（ Simulation）；設(shè)計綜合（ Synthesize）；布局布線（ Place amp。 FPGA 的基本結(jié)構(gòu) FPGA 由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。 （ 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一 。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸 入輸 出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。當(dāng)然，隨著 EDA 技術(shù)的逐漸成熟，也包括了如 PSPICE、 EWB、 MATLAB等計算機輔助分析 CAA 技術(shù)，如 PROTEL、 ORCAD 等印刷制版計算機輔助設(shè)計，等等。L U T+ / 寄存器YC [ 0 ]C [ 1 ] +寄存器字 移 寄 存 器乘 法 器累 加 器