【正文】 精度系數(shù) FPGA 定點(diǎn)數(shù)轉(zhuǎn)換 根據(jù) DSP Builder 的位寬設(shè)計規(guī)則：在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對 FPGA 是不可行的。 在 MATLAB 中編程進(jìn)行處理，輸入如圖 所示。 圖 定點(diǎn)數(shù)濾波器系數(shù) FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。 乘加子系統(tǒng) 的搭建 添加 5 個 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Multiply Add 模塊 。分別為： 【 50 63 75 85】【 93 97 97 93】 【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 所示。 圖 創(chuàng)建子系統(tǒng) 圖 乘加子系統(tǒng) 該子系統(tǒng)中每個乘加模塊輸入位寬為 34，由于每兩個乘加模塊輸出求和需要進(jìn)行擴(kuò)位，所以子系統(tǒng)的輸出位寬為 38 位。 分別產(chǎn)生頻率為 500KHz與 5MHz 的正弦波。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫中的 Shift Taps 模塊， 圖 Shift Taps 模塊 圖 Shift Taps 模塊 參數(shù) 設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。Bus 庫中的 Bus Conversion 模塊， 圖 Bus Conversion 模塊 圖 Bus Conversion 模塊 參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 clock 模塊， 圖 clock 模塊 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 （ 8）加入 Scope 模塊 添加 Simulink 文件夾中， Sinka 庫中的 Scope 模塊， 圖 Scope 模塊 圖 Scope 模塊 參數(shù)設(shè)置 設(shè)置 通道數(shù)為 4，如圖 所示。 濾波器模型如圖 所示。 仿真時間設(shè)定 圖 仿真時間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 圖 仿真前示波器模塊無顯示 按 Ctrl+T 鍵開始仿真。 圖 仿真后示波器模塊顯示 仿真 結(jié)果分析 本文第 4 節(jié)所設(shè)計的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。 仿真結(jié)束后，觀察示波器模塊 ， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波疊加后 的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過 FIR 低通濾波器后的波形輸出?？梢员砻?，當(dāng)高于 FIR 低通濾波器截止頻率的波形通過模型時，將會被濾除。本 設(shè)計 利用 FPGA 軟件設(shè)計工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 在本文中對本次設(shè)計的各個模塊進(jìn)行了詳細(xì)的分析與說明，其中重點(diǎn)部分是FIR 低通濾波器模型的建立 ， 并附加以仿真演示和結(jié)果分析 ， 次要闡述 FPGA 技術(shù)以及 DSP 數(shù)字信號處理，涵蓋了兩者之間聯(lián)系， 使之 一目了然。使本文層次清楚明了，易于理解。 首先要將仿真中用到的 FIR 濾波器模型進(jìn)行調(diào)整。 接著對新模型進(jìn)行編譯，生成 Quartus II 項目。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號并驗證設(shè)計的正確性了。首先是對于軟硬件的熟練掌握情況；其次是雖然本設(shè)計有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。整個設(shè)計使我 主要 對 FPGA 技術(shù) 有了一個較為充分的學(xué)習(xí)與探究，以及對于其發(fā)展趨勢有了一個全方面的認(rèn)識。 參考文獻(xiàn) [1] 馬建國，孟憲元 . 電子設(shè)計自動化技術(shù)基礎(chǔ) [M].北京： 清華大 學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設(shè)計 [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級數(shù)字設(shè)計 [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程東旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計基礎(chǔ) — 系統(tǒng)與電路 [M].北京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計 [M].北京： 國防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國棟 . 現(xiàn)代 DSP技術(shù) [M].西安 ： 西安電子科技 大學(xué)出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計 [M].西安：西安電子科技大學(xué) 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設(shè)計教程 — DE2實(shí)踐 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 [14] 程佩青 . 數(shù)字信號處理教程（第三版） [M].北京 ： 清華大學(xué) 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設(shè)計及應(yīng)用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 致謝 本設(shè)計及學(xué)位論文是在我的導(dǎo) 師 張葵 老師的悉心指導(dǎo)下逐步完成的。在逐步的努力下，我掌握了整個設(shè)計的基本框架與系統(tǒng)理論。 從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。本文引用了數(shù)位學(xué)者的研究文獻(xiàn)，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作?？墒窃陔娦畔蹈魑焕蠋煹年P(guān)心教導(dǎo)下，我最終還是被拉出了深淵。寫下心聲，寥寥幾行文字遠(yuǎn)不能表達(dá)我心中的發(fā)自 肺腑的感激之情。 即將離開天華，對于我來說又是個全新的起點(diǎn)。在今后的學(xué)習(xí)，生活，工作中，我一定會用對待這次畢業(yè)設(shè)計的態(tài)度去面對每一件事情。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測試 模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[