【正文】 推，13 乘法器輸出為 12位， 29 輸出為 13位， 52 輸出為 14位， 162 輸出為 16位， 242輸出為 16位。 99， 0， 0， 0， 177。 99， 0， 0， 0， 177。另一支路上，1 52 乘法器輸出之和為 14位， 1 162 乘法器輸出之和為 16 位，其總輸出之和為 16位，最后這兩路輸出之和為 16 位。至此，所有器件的輸入輸出都可判定。在 CP 正跳變邊沿前接受輸入信號(hào)，正跳變邊沿觸發(fā)翻轉(zhuǎn)，正跳變邊沿后輸入即被封鎖。 15 USE 。 clear : IN STD_LOGIC。 Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=39。 THEN Dout=00000000。039。EVENT AND clk=39。) THEN Dout = Din。 END IF。 END a。 （ 2）加法器 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位 3個(gè)數(shù)相加。 多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。 本次設(shè)計(jì)采用的是并行加法器方式。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 USE 。 ENTITY add121616 is PORT( clk : in STD_LOGIC。 Din2 :in signed (15 downto 0)。 END add121616。 BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1)。event and clk=39。 then 17 Dout=s1+Din2。 end process。 圖 加法器的模塊圖 圖 加法器的仿真波形 完全符合設(shè)計(jì)要求。如： Dout=Din2s1。故減法器要實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相減的運(yùn)算。 減法器的 VHDL 語言實(shí)現(xiàn) （以下以 16 位數(shù)減去 14 位數(shù)輸出 16位數(shù)的減法器為例） LIBRARY IEEE。 USE 。 Din1 :in signed (13 downto 0)。 Dout :out signed(15 downto 0))。 ARCHITECTURE a of sub141616 is SIGNAL s1: signed(15 downto 0)。Din1(13)amp。 PROCESS(Din1,Din2,clk) BEGIN if clk39。139。 end if。 end a。 (4)乘法器 從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。 下例為乘 14 電路設(shè)計(jì) ， 算法： 14=8+4+2。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 USE 。 ENTITY mult14 is PORT( clk : IN STD_LOGIC。 Dout : OUT SIGNED (12 DOWNTO 0) )。 ARCHITECTURE a OF mult14 IS SIGNAL s1 : SIGNED (11 DOWNTO 0)。 SIGNAL s3 : SIGNED (9 DOWNTO 0)。 BEGIN P1:process(Din) BEGIN s1(11 DOWNTO 3)=Din。 s2(10 DOWNTO 2)=Din。 s3(9 DOWNTO 1)=Din。039。039。039。s1(11 downto 0))+(00amp。s3(9 DOWNTO 0))。139。s1(11 downto 0))+(11amp。s3(9 20 DOWNTO 0))。 end process。event and clk=39。 then Dout=s4。 END PROCESS。 圖 乘法器的模塊圖 圖 乘法器的波形仿真 結(jié)果完全符合設(shè)計(jì)要求。數(shù)字系統(tǒng)的設(shè)計(jì)可以在不同層次上進(jìn)行。在每一層上，數(shù)字系統(tǒng)都可以用三種方式描述。與數(shù)字系統(tǒng)不同 的設(shè)計(jì)層次相對(duì)應(yīng)，綜合也可以在各個(gè)層次上進(jìn)行，通常可以分為三個(gè)層次：（ 1）高層次綜合（ 2）邏輯綜合（ 3）版圖綜合。根據(jù)仿真的結(jié)果分析參數(shù)對(duì)設(shè)計(jì)的影響，為正確做 出設(shè)計(jì)奠定基礎(chǔ)。 及早 地發(fā)現(xiàn)錯(cuò)誤點(diǎn) ,以便 及時(shí) 的修正 ,降低相關(guān)工作的復(fù)雜度 ,提高設(shè)計(jì)的準(zhǔn)確度。 仿真的分類： (a)功能仿真：功能仿真僅對(duì)設(shè)計(jì)描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)要求，仿真過程不涉及具體器件的硬 件特性，如延遲特性。 FIR 數(shù)字低通濾波器的仿真 （ 1） 設(shè)定輸入信號(hào) 根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是： [177。 70， 0， 0， 0， 177。 70， … ] 我們?nèi)我庠O(shè)定輸入信號(hào)為： X＝ [99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0，70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0] （ 2） 輸出信號(hào)理論值 由 FIR數(shù)字濾波器的公式 22 計(jì)算出相應(yīng)的理論值。整體電路如下圖所示： 24 圖 FIR 濾波器的整體電路圖 限于篇幅，將整個(gè)電路縮小如上，詳見電子版源程序框圖 。 ]將其作為離散信號(hào)輸入，其離散信號(hào)波形的 MATLAB 實(shí)現(xiàn)如下： 圖 頻率為 5KHz 的 離散信號(hào) 輸入 輸出波形圖 由輸出離散信號(hào)的波形圖可以看出， 5KHz 的正弦波通過了該 FIR 濾波器，但是由于時(shí)序的原因，產(chǎn)生了一定角度的移相。 ]，與 5KHz的抽樣信號(hào)輸出極其吻合！ 圖 混合離散信號(hào)的輸入輸出波形圖 通過對(duì)比， 我們完全有理由相信 5KHz 的離散信號(hào)通過了濾波器，而 20KHz 的離散信號(hào)被濾除！ 該濾波器性能良好， 且波形基本沒有毛刺，實(shí)驗(yàn) 完全符合設(shè)計(jì)要求！ 27 6 總結(jié) 數(shù)字濾波器的實(shí)現(xiàn)，通常有兩種方法。另一種方法是硬件實(shí)現(xiàn)，利用數(shù)字器件，例 如 :加法器 ,常數(shù)乘法器和延遲器等裝配成專門設(shè)備，但硬件方案的確定一般通 過 編程，即在計(jì)算機(jī)上進(jìn)行仿真。 而這次利用 FPGA 技術(shù)來設(shè)計(jì) 帶 通數(shù)字濾波器，有著非常優(yōu)越的軟件條件。而且在硬件實(shí)現(xiàn)前用軟件方法仿真 模擬，以此來縮短設(shè)計(jì)周期，減少工作量，提高設(shè)計(jì)成功率。而且它具有硬件調(diào)試方便的優(yōu)點(diǎn)。先進(jìn)行軟 件編程， 程序編譯通過后，進(jìn)行波形仿真，再進(jìn)行系統(tǒng)編譯和仿真。 (2)在配置和使用上的問題，對(duì) MarsEP1C3SCore 核心板所知甚少，不能熟練進(jìn)行操作，如引腳分配等。如在編譯成功后，對(duì)其仿真時(shí)提示錯(cuò)誤信息： Error: Run Generate Functional Simulation Netlist (quartus_map fir generate_functional_sim_list) to generate functional simulation list for top level entity fir before running the Simulator (quartus_sim)，此時(shí)，選擇 Processing，在其下拉菜單中選擇 Generate Functional Simulation Netlist， 成功生成后再對(duì)其進(jìn)行仿真即可。理論上，無論是輸入輸出信號(hào)的位數(shù)，還是考慮延時(shí)同步，還是舍去的位數(shù)多少都沒有問題，所以我認(rèn)為這種設(shè)計(jì)是可行的。 為了解決這個(gè)問題我想可能是乘法器 242 的問題，雖然理論上說的通，但是畢竟左邊和右邊的原理圖在位數(shù)和經(jīng)過延時(shí)器順序上有了出入，也許問題就出在這。 輸入 9 位輸出 16 位；修改了最后的加法器 add888，輸入都為 16 位輸出為 8位；增加一個(gè)延時(shí)器 dff89,接在 d8 信號(hào)后面，輸入 8位輸出 9位，相當(dāng)于右邊電路的第一級(jí)加法器產(chǎn)生的效果。 這樣相當(dāng)于 d8 信號(hào)先經(jīng)過延 時(shí)器 dff89 輸出 9 位信號(hào)，進(jìn)入乘法器 242 輸出16 位信號(hào)，再經(jīng)過 3 次延時(shí)器 dff15，達(dá)到和右邊信號(hào)同步的目的，最后進(jìn)入加法器 add888,取前 8位和右邊得到的數(shù)據(jù)相加輸出結(jié)果。另外由于本次設(shè)計(jì)的是 17 階濾波器，所以在精度上與更高階的濾波器有一定的差距，但是可以接受，能反映出波形變化的趨勢(shì)。乘法器 的速度影響著整個(gè)系統(tǒng)的速度 ,如果可以實(shí)現(xiàn)快速乘法器的設(shè)計(jì) ,則可以大大提高整個(gè)系統(tǒng)的速度。但由于本人能力有限，未能充分利用 FPGA 器件的最大特點(diǎn)，即基于查找表原理。 (2)可以利用 FPGA 自帶的 IP 核進(jìn)行濾波器的設(shè)計(jì) ,取出高位 ,再結(jié)合自己的程序設(shè)計(jì) ,可以縮短設(shè)計(jì)周期 ,并較為可靠。 29 參考文獻(xiàn) [1]潘松 、 黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [第 2版 ].科學(xué)出版社， 2020. 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