【正文】 /06// Design Name: // Module Name: ycj// Project Name: // Target Device: // Tool versions: // Description:用Verilog編寫的fir濾波器程序// Dependencies:// Revision:// Revision File Created// Additional Comments:////////////////////////////////////////////////////////////////module firv2(clk， x， y)。 input [7:0] x。 reg [26:0] y。 wire[21:0] acc1，acc2，acc3，acc4，acc5，acc6，acc7，acc8，acc9，acc10，acc11，acc12，acc13，acc14，acc15，acc16，acc17。 reg [5:0]i，k。 parameter c0=21， c1=8， c2= 22， c3=34， c4=6， c5=34， c6=31， c7=32， c8=87， c9=32， c10=154， c11=321， c12=217， c13=321， c14=1185， c15=1996， c16=2328。 for(i=0。i=i+1) xx[i]=sxin[i]+sxin[32i] 。k0。 sxin[0]={x[7]，x}。 mult13_8 uut1(clk，c1，xx[1]，acc2)。mult13_8 uut3(clk，c3，xx[3]，acc4)。 mult13_8 uut5(clk，c5，xx[5]，acc6)。mult13_8 uut7(clk，c7，xx[7]，acc8)。 mult13_8 uut9(clk，c9，xx[9]，acc10)。mult13_8 uut11(clk，c11，xx[11]，acc12)。 mult13_8 uut13(clk，c13，xx[13]，acc14)。 mult13_8 uut15(clk，c15，xx[15]，acc16)。 always (posedge clk) begin y={acc16[1]，acc16[1]，acc16[1]，acc16[1]，acc16[1]，acc16}+{acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17} +{acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15}+{acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14} +{acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13}+{acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12} +{acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11}+{acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10} +{acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9}+{acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8} +{acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7}+{acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6} +{acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5}+{acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4} +{acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3}+{acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2} +{acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1}。使用MAC單元還有一個(gè)優(yōu)點(diǎn)是系數(shù)可以存成系數(shù)表，可以方便地修改，這是移位方法代替乘法運(yùn)算所不及的。t*={t[7]，t[7]，t[7]，t[7:3]} t*t/8t3。={t[7]，t[7]，t[7]，t[7:3]} 之所以這么些就是為了節(jié)省資源，提高頻率以為例0100B補(bǔ)碼：11111110 而符號(hào)位不能變1110B1000=22. 對(duì)程序設(shè)計(jì)中的問題分析與總結(jié)在最開始的設(shè)計(jì)中，本文初始計(jì)劃使用乘法單元。在Verilog的運(yùn)算中實(shí)數(shù)乘法需要特殊的小數(shù)乘法器來單元來實(shí)現(xiàn)。我們使用過這樣的程序：reg [63:0] filter_in_force [0:3344]。 // Function definitions function real abs_real。 begin abs_real = arg 0 ? arg : arg。 initial begin // Constants filter_in_force [0] = $realtobits(+000)。 filter_in_force [2] = $realtobits(+000)?！到y(tǒng)無法實(shí)現(xiàn)real值得計(jì)算，于是這里需要我們用小數(shù)乘法器進(jìn)行特殊單元的方案解決。隨著FPGA 的發(fā)展以及相應(yīng)EDA 軟件工具的成熟，F(xiàn)PGA 在高速數(shù)字信號(hào)處理領(lǐng)域得到了越來越廣泛的應(yīng)用。目前，多數(shù)FPGA 上可以實(shí)現(xiàn)整數(shù)和標(biāo)準(zhǔn)邏輯矢量的乘法，但不支持浮點(diǎn)乘法運(yùn)算， 因此使得FPGA 在數(shù)值計(jì)算、數(shù)據(jù)分析和信號(hào)處理等方面受到了限制。在尾數(shù)的舍入中采用了基于預(yù)測和選擇的舍入方法，進(jìn)一步提高了運(yùn)算的速度，優(yōu)化了乘法器的性能。 inputclk，rst_n。//輸入的被乘數(shù)和乘數(shù) output[31:0] y_out。 output[0:0] x5。 output[31:0] x7。 reg[15:0] x1，x2，x3，x4。 reg[29:0] x6。 always (posedgeclk ) begin if(!rst_n )//復(fù)位時(shí)，全部寄存器變量清零 begin x1=1639。 x2=1639。 x3=1639。 x4=1639。 x5=139。x6=3039。 x7=3239。 y_out=3239。 end else/ begin x1=in_a[31:16]。//截取16位乘數(shù) x3=(x1[15]==0)?x1:{x1[15]，~x1[14:0]+139。 //據(jù)最高位判斷是否為負(fù)數(shù)， //若負(fù)數(shù)則把補(bǔ)碼轉(zhuǎn)成原碼 x4=(x2[15]==0)?x2:{x2[15]，~x2[14:0]+139。 x5=x3[15]^x4[15]。//兩數(shù)的數(shù)據(jù)位相乘 x7={x5，x6，139。 //乘積由1位符號(hào)位和30位數(shù)據(jù)位及1位無關(guān)組成； //因?yàn)槭切?shù)，往低位生長，所以無關(guān)位放置最低位 y_out=(x7[31]==0)?x7:{x7[31]，~x7[30:0]+139。 end end endmodule 小數(shù)乘法器的仿真結(jié)果如下圖214所示：圖214小數(shù)乘法器仿真結(jié)果全過程可以看成：把32位的小數(shù)截取高16位左移16位，變?yōu)?6位整數(shù)相乘得到32位整數(shù)乘積后，右移32位調(diào)整無關(guān)位的位置得到32位小數(shù)，這樣就可以完成早期程序中的小數(shù)乘法功能，然后來進(jìn)行設(shè)計(jì)中的FPGA數(shù)字濾波器設(shè)計(jì)的優(yōu)化。在Quartus 2的仿真中我們發(fā)現(xiàn)程序無法正常的完成運(yùn)行，究其原因在于小數(shù)乘法器的問題。于是，我們需求另外一種方法來解決這個(gè)問題，后來我們研究了移位算法。3 濾波器仿真濾波 在Matlab中進(jìn)行我們?cè)O(shè)計(jì)過的FIR數(shù)字濾波器的仿真，首先我們啟動(dòng)Matlab中的Simulink，啟動(dòng)方式是直接在文本窗口中輸入命令Simulink，或者點(diǎn)擊Matlab中的快速啟動(dòng)按鈕。
t=(1:200)/Fs。
x2=sin(2*pi*t*30)。
X= x1+ x2+ x3。
title(39。)。Module end//整個(gè)模擬濾波信號(hào)結(jié)束//使用軟件仿真出待濾波信號(hào)混合信號(hào)設(shè)定之后利用Matlab工具進(jìn)行模型仿真。找到【Simulation　Configuration Parameters】對(duì)話框，設(shè)置仿真參數(shù)如下Configuration Parameters設(shè)置完成之后運(yùn)行：可以直接點(diǎn)擊模塊窗口中的 ，開始進(jìn)行仿真。而將頻率為10Hz和60Hz的正弦波信號(hào)大大衰減，從而達(dá)到濾波效果。4 總結(jié)與展望 設(shè)計(jì)成果總結(jié)在理論積累和重復(fù)實(shí)踐的基礎(chǔ)上，多種濾波器設(shè)計(jì)思路已經(jīng)相當(dāng)成熟，設(shè)計(jì)出來的濾波器通過仿真概率高，仿真結(jié)果符合設(shè)計(jì)要