【正文】 在今后的學習，生活，工作中，我一定會用對待這次畢業(yè)設(shè)計的態(tài)度去面對每一件事情。本文引用了數(shù)位學者的研究文獻，如果沒有各位學者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。整個設(shè)計使我 主要 對 FPGA 技術(shù) 有了一個較為充分的學習與探究，以及對于其發(fā)展趨勢有了一個全方面的認識。 首先要將仿真中用到的 FIR 濾波器模型進行調(diào)整?？梢员砻?，當高于 FIR 低通濾波器截止頻率的波形通過模型時，將會被濾除。 仿真時間設(shè)定 圖 仿真時間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。Bus 庫中的 Bus Conversion 模塊， 圖 Bus Conversion 模塊 圖 Bus Conversion 模塊 參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。 圖 創(chuàng)建子系統(tǒng) 圖 乘加子系統(tǒng) 該子系統(tǒng)中每個乘加模塊輸入位寬為 34，由于每兩個乘加模塊輸出求和需要進行擴位，所以子系統(tǒng)的輸出位寬為 38 位。 在 MATLAB 中編程進行處理，輸入如圖 所示。 利用 MATLAB 工具箱濾波器設(shè)計工具設(shè)計濾波器， FDATool 初始界面如圖 所示， 濾波器 參數(shù)確定 利用MATLAB 工具箱設(shè)計濾波器 濾波器 系數(shù)確定并量化 DSP Builder設(shè)計工具中 濾波器模塊 乘加子系統(tǒng)的搭建 DSP Builder設(shè)計工具中 濾波器模塊 MATLAB 工具箱中的 濾波器模塊 FIR 濾波器模型的建立 圖 FDATool 初始界面 根據(jù)給出濾波器設(shè)計要求，修改參數(shù)。 值得注意的是，在 Simulink 中的失序模塊時鐘引腳是不顯示的，但是當該模塊通過DSP Builder 轉(zhuǎn)換為 VHDL 語言后，將會在這些時序模塊上自動加上時鐘引腳，默認的時鐘引腳為 clock，默認的低電平復位引腳名稱為 aclr。可以使用DSP Builder 模型中的 MegaCore 功能實現(xiàn)復雜功能的集成。 FPGA 的 DSP 系統(tǒng)實現(xiàn)高性能的數(shù)字信號處理，主要基于三個因素： (1) 高度的并行性： FPGA 能實現(xiàn)高性能數(shù)字信號處理是因 為 FPGA 是高度并 行處理的引擎，對于多通道的 DSP 設(shè)計是理想的器件 。 無論是無限精度還是雙精度浮點數(shù)， FPGA 芯片都是無法直接處理的。對于時序系統(tǒng)，等待時間通常按照時鐘周期數(shù)來表示。迭代周期是執(zhí)行算法的一個 迭代要求的時間，它的倒數(shù)是迭代率。 在 本次 設(shè)計過程中，運用 的是 Altera 公司的 Quartus II 軟 件 中的一款 DSP Builder 設(shè)計工具， 與 MATLAB 相結(jié)合， 利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波器，并在 Simulink中實現(xiàn)仿真。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。數(shù)字濾波器輸入信號的抽樣率應大于被處理信號帶寬的兩倍，其頻率響應具有以抽樣頻率為間隔的周期重復特性，且以折疊頻率即 1/2 抽樣頻率點呈 鏡像 對稱。 Quartus II 軟件的設(shè)計流程遵循典型的 FPGA 設(shè)計流程，包括設(shè)計輸入，綜合，布局布線，時序分析，仿真驗證，編程配置等設(shè)計步驟，以及與布局布線有關(guān)的功耗分析，調(diào)試，工程更改管理，與 時序分析和仿真驗證有關(guān)的時序逼近。設(shè)計者無需精通器件內(nèi)部的復雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計輸入 工具（如原理圖或者 HDL 語言）把自己的設(shè)計輸入到計算機中， Max+Plus II 就會自動把這些設(shè)計轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式， 用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。設(shè)計者無須精通器件內(nèi)部的復雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計輸入工具（如原理圖或者 HDL 語言）把自己的設(shè)計輸入到計算機中， Max+Plus II 就會自動把這些設(shè)計轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。特別是在航空航天及軍工等特殊領(lǐng)域，美國等少數(shù)國家對先進的技術(shù)保持封鎖。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù) 有限的缺點。數(shù)字濾波器輸入信號的抽樣率應大于被處理信號帶寬的兩倍，其頻率響應具有以抽樣頻率為間隔的周期重復特性，且以折疊頻率即 1/2抽樣頻率點呈 鏡像 對稱。如何在較強的背景的噪聲下和干擾的信號下有效提煉出真正的有用信號并將其真正運用到實際的工程中，這正是信號處理要解決的問題。在實踐中，往往要求對信號處理有實時性和靈活性，而已有的一些軟件和 硬件的實現(xiàn)方式則難以同時到達這兩方面的要求。 關(guān)鍵詞： FPGA， FIR 低通濾波器 ， DSP Builder， Simulink Abstract In the modern munications field, the FIR Digital Filter is used from any practical applications for its good linear phase character, and it provide an important function in digital signal processing design. In practice, there is always a realtime and flexible requirement for signal processing. However, software and hardware techniques available for implementation are difficult to meet the demand for the two aspects in the same with the development of PLD device and EDA technology, more and more electrical engineers use FPGA to implement FIR Filter, as it not only meet the realtime requirement, but also has some flexibility. This design uses MATLAB / Simulink / DSP Builder to design a FIR Digital Filter . Firstly according to the index of the filter, MATLAB /Toolboxes / Filter Design / Filter Design amp。 而數(shù)字濾波器在這門學科中占有很重要的地位。 數(shù)字濾波器的好壞對相關(guān)的眾多工程技術(shù)領(lǐng)域影響很大，一個好的數(shù)字濾波器會有效的推動眾多的工程技術(shù)領(lǐng)域改造和學科發(fā)展。 自 1985 年問世以來， FPGA 從集成電路與系統(tǒng)家族一個不起眼的小角色逐漸成為電子設(shè)計領(lǐng)域的重要器件。 Altera 的 FPGA 開發(fā)工具已經(jīng)經(jīng)歷了四代。 Altera 的 FPGA 開發(fā)工具已經(jīng)經(jīng)歷了四代。進行設(shè)計仿真時，既可以利用 Quartus II 軟件自己的仿真工具，也可以利 用如 ModelSim 等第三方仿真工具。由于電子計算機技術(shù)和 大規(guī)模集成電路 的發(fā)展，數(shù)字濾波器已可用計算機軟件實現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實時實現(xiàn)。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。 FIR 數(shù)字濾波器的設(shè)計方法 FIR 濾波器設(shè)計方法以直接 逼近 所需離散時間系統(tǒng)的頻率響應為基礎(chǔ)。但是， 一旦硬件達到所要求的采樣率 ，就沒有必要提高計算的執(zhí)行速度了。關(guān)鍵通道的計算時間決定一個 DSP 系統(tǒng)的最小可處理的時鐘周期或最大的時鐘頻率。 一般情況下， DSP 就是把輸入序列通過一定的運算變換成輸出序列。 對系數(shù)進行量化并選取適當運算結(jié)構(gòu)后，便可以采用 FPGA 來實現(xiàn) DSP 系統(tǒng)了。 DSP Builder 依賴于Math Works 公司的數(shù)學分析工具 MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進行圖形化設(shè)計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設(shè)計文件 （ .mdl）轉(zhuǎn)成相應的硬件描述語言 VHDL 設(shè)計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。這種轉(zhuǎn)換是硬件設(shè)計的關(guān)鍵步驟，因為轉(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Net