【正文】 畢 業(yè) 設(shè) 計（論 文） 題目 （中文）： 基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計 （英文）： The Design of FIR Digital Filter Based on FPGA 系 部 電子與信息工程系 目 錄 摘要 ................................................................ I Abstract........................................................... II 1 緒論 .............................................................. 1 課題的目的和意義 .............................................. 1 FPGA 技術(shù)的發(fā)展及應(yīng)用 ......................................... 2 FPGA 軟件設(shè)計工具 Quartus II ................................... 3 2 FIR 數(shù)字濾波器的理論研究及分析 .................................... 5 數(shù)字濾波器的理論基礎(chǔ) .......................................... 5 數(shù)字濾波器的分類 .............................................. 5 FIR 數(shù)字濾波器的設(shè)計方法 ...................................... 6 3 FPGA DSP 系統(tǒng)設(shè)計分析 ............................................. 7 DSP 的基本概念 ................................................ 7 FPGA 實現(xiàn) DSP 的特點 ........................................... 8 DSP Builder 設(shè)計工具及設(shè) 計規(guī)則 ................................ 9 4 基于 FPGA 的 FIR 低通濾波器設(shè)計 .................................... 12 設(shè)計方案 ..................................................... 12 FDATool 濾波器設(shè)計 ........................................... 12 FPGA 定點數(shù)的確定 ............................................ 14 導(dǎo)出系數(shù)文件 .............................................. 14 FPGA 定點數(shù)轉(zhuǎn)換 ........................................... 15 FIR 濾波器模型的建立 ......................................... 17 乘加子系統(tǒng)的搭建 .......................................... 17 濾波器模塊的添加和模塊參數(shù)設(shè)置 ........................... 21 各模塊的連接 .............................................. 27 5 Simulink 仿真 .................................................... 29 仿真時間設(shè)定 ................................................. 29 示波器模塊顯示 ............................................... 29 仿真結(jié)果分析 ................................................. 31 6 總結(jié) ............................................................. 33 參 考文獻(xiàn) ........................................................... 34 致謝 ............................................................... 35 附錄 ............................................................... 36 附錄 1 FIR 濾波器仿真模型圖 ....................................... 36 附錄 2 FIR 濾波器測試模型圖 ....................................... 37 附錄 3 FPGA 定點數(shù)轉(zhuǎn)換程序 ........................................ 37 摘要 在現(xiàn)代通信領(lǐng)域中， FIR 數(shù)字濾波器以其良好的線性特性被廣泛使用，屬于數(shù)字信號處理的基本模塊之一。其中的通信領(lǐng)域所涉及到的各種信號更是重中之重。應(yīng)用數(shù)字濾波器處理模擬信號時，首先須對輸入模擬信號進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 行業(yè)集中度很高，幾家美國公司掌握著行業(yè)的 “制空權(quán) ”。 Max+Plus II 在 FPGA 設(shè)計工具里是一個劃時代的產(chǎn)品，它提供了一種與結(jié)構(gòu)無關(guān)的圖形化設(shè)計環(huán)境，功能強大，使用方便。 Max+Plus II 在 FPGA 設(shè)計工具里是一個劃時代的產(chǎn)品，它提供了一種和結(jié)構(gòu)無關(guān)的圖形化的設(shè)計環(huán)境，功能強大，使用方便。還可以與 MATLAB 和 DSP Builder 結(jié)合，進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)；使用內(nèi)嵌的 SOPC Builder 設(shè)計工具，配合 Nios II IDE 集成開發(fā)環(huán)境，進(jìn)行基于 Nios II軟核處理器的嵌入式系統(tǒng)開發(fā)。應(yīng)用數(shù)字濾波器處理 模擬信號時，首先須對輸入模擬信號進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。 數(shù)字濾波器的分類 數(shù)字濾 波器有低通、高通、帶通、帶阻和全通等類型。本文 主要采用模塊法。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數(shù)目表示。 前者采用的是無限精度，后者 采用的是雙精度浮點數(shù)。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復(fù)雜度不斷增加的應(yīng)用要求，通過并行方式提供極高性能的信號處理能力。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作。 （ 2） 頻率設(shè)計規(guī)則 如果設(shè)計中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設(shè)計規(guī)則將Simulink 設(shè)計轉(zhuǎn)換成硬件設(shè)計，在 DSP Builder 中，所有的時許模塊（如 Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。 4 基于 FPGA 的 FIR 低通 濾波器設(shè)計 設(shè)計 方案 圖 濾波器設(shè)計流程圖 FIR 低通濾波器 參數(shù)為： 系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool濾波器設(shè)計 MATLAB 集成了一套功能強大的濾波器設(shè)計工具 FDATool，可以完成多種濾波器的設(shè)計、分析和性能評估。所以需要將 Simulink 中雙精度浮點數(shù)轉(zhuǎn)換成 FPGA 中的 定點數(shù)。 圖 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 圖 FIR 濾波器模型 5 Simulink 仿真 完成模型設(shè)計之后，在 Simulink 環(huán)境下對模型進(jìn)行仿真，檢驗設(shè)計結(jié)果是否正確。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號通過 FIR 低通濾波器后被濾除。 在仿真結(jié)束后，我也對硬件 可能的 實施做了一定的研究。 從選題到設(shè)計到最后的完成報告，期間的過程是漫長的，我也受益匪淺。 在此向幫助和指導(dǎo)過我的各位老師 及同學(xué) 表示最 誠摯 的 感謝！ 同時也要 感謝