【正文】 選題到初稿的修改再到定稿的完成，在此過(guò)程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測(cè)試 模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[ ]。 參考文獻(xiàn) [1] 馬建國(guó)，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大 學(xué) 出版社 , 2020 [2] 孟憲元，錢(qián)偉康 . FPGA嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程?hào)|旭，黃如等 . 基于 FFGA的嵌入式開(kāi)發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計(jì)基礎(chǔ) — 系統(tǒng)與電路 [M].北京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 國(guó)防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國(guó)棟 . 現(xiàn)代 DSP技術(shù) [M].西安 ： 西安電子科技 大學(xué)出版社 ， 2020 [12] 任愛(ài)鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué) 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設(shè)計(jì)教程 — DE2實(shí)踐 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 [14] 程佩青 . 數(shù)字信號(hào)處理教程（第三版） [M].北京 ： 清華大學(xué) 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 致謝 本設(shè)計(jì)及學(xué)位論文是在我的導(dǎo) 師 張葵 老師的悉心指導(dǎo)下逐步完成的。本 設(shè)計(jì) 利用 FPGA 軟件設(shè)計(jì)工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計(jì)規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 clock 模塊， 圖 clock 模塊 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 圖 定點(diǎn)數(shù)濾波器系數(shù) FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。 DSP Builder 模塊可以利用多個(gè) Simulink 采樣周期運(yùn)行。 DSP Builder 設(shè)計(jì)工具 及設(shè)計(jì)規(guī)則 DSP Builder 是一個(gè)系統(tǒng)級(jí)（或算法級(jí)）設(shè)計(jì)工具 。 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn) 要實(shí)現(xiàn)一個(gè)基本的數(shù)字信號(hào)處理系統(tǒng)，需要加法器，乘法器和存儲(chǔ)器。 數(shù)字信號(hào)處理與模擬信號(hào)處理 相比有許多優(yōu)點(diǎn)，如相對(duì)于溫度和工藝的變化，數(shù)字信號(hào)要比模擬信號(hào)更穩(wěn)健，在數(shù)字表示中可以改變信號(hào)的字長(zhǎng)來(lái)更好的控制精度，與模擬信號(hào)中信號(hào)和噪聲同時(shí)被放大不同， DSP 技術(shù)可以在放大信號(hào)的同時(shí)將噪聲和干擾去除，數(shù)字信號(hào)還可以不帶誤差的被存儲(chǔ)和恢復(fù)，發(fā)送和接收，處理和操控。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件集成度 的不斷擴(kuò)大， Altera 始終能夠同步推出與之相適應(yīng)的開(kāi)發(fā)工具，滿足了設(shè)計(jì)者的要求，近年來(lái)一直保持這一年一個(gè)新版本的更新進(jìn)度 。國(guó)內(nèi) IC 企業(yè)介入FPGA 的時(shí)間并不長(zhǎng)，多數(shù)公司還處于學(xué)習(xí)階段 。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。 本設(shè)計(jì) 利用 MATLAB/Simulink/DSP Builder 設(shè)計(jì)一個(gè) FIR 濾波器。 其 涉及 到 許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域 ， 20 世紀(jì) 60 年代以來(lái)，隨著計(jì)算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。與傳統(tǒng)邏輯電路和門(mén)陣列（如 PAL， GAL及 CPLD 器件）相比，F(xiàn)PGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā) 器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 軟件設(shè)計(jì)工具 Quartus II Altera 公司和 Xilinx 公司為代表的 FPGA 廠商，除了在 FPGA 產(chǎn)品線上不斷推陳出新之外，也在不懈地提高開(kāi)發(fā)軟件的設(shè)計(jì)能力，他們的軟件產(chǎn)品在很多方面一點(diǎn)都不遜色于專業(yè)的 EDA 廠商 ，所以從這個(gè)角度來(lái)說(shuō)， FPGA 廠商也是 EDA公司。數(shù)字濾波器的功能是對(duì)輸入離散信號(hào)的數(shù)字代碼進(jìn)行運(yùn)算處理，以達(dá)到改變信號(hào)頻譜的目的。 鑒于 IIR 數(shù)字濾波器最大缺點(diǎn)：不易 做成線性相位，而現(xiàn)代圖像、語(yǔ)聲、數(shù)據(jù)通信對(duì)線性相位的要求是普遍的。此時(shí)一個(gè)路徑的長(zhǎng)度正比于它的計(jì)算時(shí)間。 對(duì)系數(shù)進(jìn)行量化后，還需要選取運(yùn)算結(jié)構(gòu)，不同的結(jié)構(gòu)所需的存儲(chǔ)器及乘法器資源是不同的，前者影響復(fù)雜度，后者影響運(yùn)算速度。 對(duì)于硬件電路設(shè)計(jì)， Simulink 信號(hào)必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對(duì)應(yīng)的總線格式。 圖 濾波器設(shè)計(jì)圖 FPGA 定點(diǎn)數(shù) 的確定 濾波器設(shè)計(jì)完全后，首先導(dǎo)出以雙精度形式給出的濾波器系數(shù)， 而根據(jù) DSP Builder 設(shè)計(jì)規(guī)則中的位寬設(shè)計(jì)規(guī)則，雙精度數(shù)對(duì) FPGA 是不可行的，所以需要將雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 （ 2） 加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫(kù)中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并下載到 DE2 開(kāi)發(fā)板。雖然很多地方還不盡如人意，好在已經(jīng)踏上正軌，可以說(shuō)電信系的每一位老師，輔導(dǎo)員都幫助過(guò)我。 在今后新的征程中，無(wú)論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責(zé)任、懷抱著期望和夢(mèng)想，堅(jiān)定、自信地走下去。 從本次完成設(shè)計(jì)的過(guò)程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。Bus 庫(kù)中的 Input 與 Output 模塊， 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設(shè)置 設(shè)置有符號(hào)整數(shù)均為 16 位，如圖 所示。默認(rèn)情況下，系數(shù)是以雙精度形式給出，得到 的系數(shù)如圖 所示。這種轉(zhuǎn)換是硬件設(shè)計(jì)的關(guān)鍵步驟，因?yàn)檗D(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動(dòng)流程 自動(dòng) 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof）