【正文】 選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學的幫助下，都被一一攻破了。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測試 模型圖 附錄 3 FPGA 定點數(shù)轉換程序 a=[ ]。 參考文獻 [1] 馬建國，孟憲元 . 電子設計自動化技術基礎 [M].北京： 清華大 學 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設計 [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級數(shù)字設計 [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程東旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設計基礎 — 系統(tǒng)與電路 [M].北京： 科學 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].北京： 國防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設計教程 [M].北京 ： 北京航空航天大學 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國棟 . 現(xiàn)代 DSP技術 [M].西安 ： 西安電子科技 大學出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].西安：西安電子科技大學 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設計教程 — DE2實踐 [M].西安 ： 西安電子科技大學 出版社， 2020 [14] 程佩青 . 數(shù)字信號處理教程（第三版） [M].北京 ： 清華大學 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設計及應用 [M].西安 ： 西安電子科技大學 出版社， 2020 致謝 本設計及學位論文是在我的導 師 張葵 老師的悉心指導下逐步完成的。本 設計 利用 FPGA 軟件設計工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結合，遵照 DSP Builder 設計規(guī)則，表現(xiàn)出了 FPGA 實現(xiàn) DSP 的特點。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 clock 模塊， 圖 clock 模塊 圖 clock 模塊 參數(shù)設置 設置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 圖 定點數(shù)濾波器系數(shù) FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。 DSP Builder 模塊可以利用多個 Simulink 采樣周期運行。 DSP Builder 設計工具 及設計規(guī)則 DSP Builder 是一個系統(tǒng)級（或算法級）設計工具 。 FPGA 實現(xiàn) DSP 的特點 要實現(xiàn)一個基本的數(shù)字信號處理系統(tǒng)，需要加法器，乘法器和存儲器。 數(shù)字信號處理與模擬信號處理 相比有許多優(yōu)點，如相對于溫度和工藝的變化，數(shù)字信號要比模擬信號更穩(wěn)健，在數(shù)字表示中可以改變信號的字長來更好的控制精度，與模擬信號中信號和噪聲同時被放大不同， DSP 技術可以在放大信號的同時將噪聲和干擾去除，數(shù)字信號還可以不帶誤差的被存儲和恢復，發(fā)送和接收，處理和操控。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復用、便于集成等優(yōu)點。而且，隨著器件結構和性能的不斷提高，器件集成度 的不斷擴大， Altera 始終能夠同步推出與之相適應的開發(fā)工具，滿足了設計者的要求，近年來一直保持這一年一個新版本的更新進度 。國內(nèi) IC 企業(yè)介入FPGA 的時間并不長，多數(shù)公司還處于學習階段 。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復用、便于集成等優(yōu)點。 本設計 利用 MATLAB/Simulink/DSP Builder 設計一個 FIR 濾波器。 其 涉及 到 許多學科而又廣泛應用于許多領域 ， 20 世紀 60 年代以來，隨著計算機和信息技術的飛速發(fā)展，數(shù)字信號處理技術應運而生并得到迅速的發(fā)展。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL及 CPLD 器件）相比，F(xiàn)PGA 具有不同的結構， FPGA 利用小型查找表（ 161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個 D 觸發(fā)器的輸入端，觸發(fā) 器再來驅(qū)動其他邏輯電路或驅(qū)動 I/O，由此構成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 軟件設計工具 Quartus II Altera 公司和 Xilinx 公司為代表的 FPGA 廠商，除了在 FPGA 產(chǎn)品線上不斷推陳出新之外，也在不懈地提高開發(fā)軟件的設計能力，他們的軟件產(chǎn)品在很多方面一點都不遜色于專業(yè)的 EDA 廠商 ，所以從這個角度來說， FPGA 廠商也是 EDA公司。數(shù)字濾波器的功能是對輸入離散信號的數(shù)字代碼進行運算處理，以達到改變信號頻譜的目的。 鑒于 IIR 數(shù)字濾波器最大缺點：不易 做成線性相位，而現(xiàn)代圖像、語聲、數(shù)據(jù)通信對線性相位的要求是普遍的。此時一個路徑的長度正比于它的計算時間。 對系數(shù)進行量化后，還需要選取運算結構，不同的結構所需的存儲器及乘法器資源是不同的，前者影響復雜度，后者影響運算速度。 對于硬件電路設計， Simulink 信號必須轉換成與硬件結構相對應的總線格式。 圖 濾波器設計圖 FPGA 定點數(shù) 的確定 濾波器設計完全后，首先導出以雙精度形式給出的濾波器系數(shù)， 而根據(jù) DSP Builder 設計規(guī)則中的位寬設計規(guī)則，雙精度數(shù)對 FPGA 是不可行的，所以需要將雙精度浮點數(shù)轉換成 FPGA 中的定點數(shù)。 （ 2） 加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫中的 Add 模塊， 圖 Add 模塊 采用默認參數(shù)設置。 仿真結束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動比例顯示波形。再利用 Quartus II 軟件進行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。雖然很多地方還不盡如人意，好在已經(jīng)踏上正軌，可以說電信系的每一位老師，輔導員都幫助過我。 在今后新的征程中，無論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責任、懷抱著期望和夢想，堅定、自信地走下去。 從本次完成設計的過程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。Bus 庫中的 Input 與 Output 模塊， 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設置 設置有符號整數(shù)均為 16 位，如圖 所示。默認情況下，系數(shù)是以雙精度形式給出，得到 的系數(shù)如圖 所示。這種轉換是硬件設計的關鍵步驟，因為轉Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof）