【正文】 四代。進行設計仿真時，既可以利用Quartus II軟件自己的仿真工具，也可以利用如ModelSim等第三方仿真工具。本文首先使用窗函數(shù)和Matlab軟件共同進行設計。它操作簡單，方便靈活。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。input [7:0]x。 sum=(t36)(t33)+t3+{t3[7],t3[7],t3[7:2]} + (t24)+(t23)+{t2[7],t2[7:1]}+{t2[7],t2[7],t2[7:2]}+{t2[7],t2[7],t2[7],t2[7],t2[7:4]} (t12)(t11){t1[7],t1[7:1]}{t1[7],t1[7],t1[7],t1[7],t1[7],t1[7:5]} (t03)(t02)+t0{t0[7],t0[7:1]}{t0[7],t0[7],t0[7],t0[7],t0[7],t0[7:5]}。initial begin rst=0。h86。)。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構(gòu)的學位或?qū)W歷而使用過的材料。、圖表要求：1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯別字，不準請他人代寫2）工程設計類題目的圖紙，要求部分用尺規(guī)繪制，部分用計算機繪制，所有圖紙應符合國家技術標準規(guī)范。通過課設現(xiàn)在可以進一步的對matlab中一些功能函數(shù)的運用。 ARCHITECTURE dff8 OF jicunqi IS BEGIN PROCESS (rst,clk) BEGIN IF(rst=39。h58。reg rst。 begin t0=tap3+tap4。由于濾波器系數(shù)都是小數(shù)，所以我們先左移7位（即放大128倍），再用相應的移位來近似這些系數(shù)，最后經(jīng)過乘加運算得到結(jié)果，對這個結(jié)果再右移7位（即縮小128倍）即可得出正確的結(jié)果。 　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。這個時候設計者可以利用計算進行仿真，在系統(tǒng)中分析技術指標和濾波結(jié)果是否是希望得到的結(jié)果。濾波器的基礎網(wǎng)絡結(jié)構(gòu)可以相互進行轉(zhuǎn)換。Quartus II是Altera公司在2001年推出的第四代開發(fā)工具，是一個集成化的多平臺設計環(huán)境，能夠直接滿足特定的設計需要，在FPGA和CPLD設計各個階段都提供了工具支持，并為可編程片上系統(tǒng)（SOPC）提供全面的設計環(huán)境，是一個系統(tǒng)級的高效的EDA設計工具。因此，發(fā)展國內(nèi)FPGA產(chǎn)業(yè)不是要不要的問題，而是怎么發(fā)展的問題。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復用、便于集成等優(yōu)點?；贔PGA的FIR濾波器的程序設計 題 目 基于FPGA的FIR濾波器的程序設計課 程 設 計 任 務 書題目 基于FPGA的FIR濾波器的程序設計 專業(yè)、班級 學號 姓名 主要內(nèi)容、基本要求、主要參考資料等：主要內(nèi)容：要求學生使用硬件描述語言（Verilog 或者 VHDL）設計基于FPGA的FIR濾波器的源程序。數(shù)字濾波器在語言信號處理、圖像信號處理、醫(yī)學生物信號處理以及其他應用領域都得到了廣泛應用。國內(nèi)IC企業(yè)介入FPGA的時間并不長，多數(shù)公司還處于學習階段。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件集成度的不斷擴大，Altera始終能夠同步推出與之相適應的開發(fā)工具，滿足了設計者的要求，近年來一直保持這一年一個新版本的更新進度。在前面本文已經(jīng)討論過， FPGA的實現(xiàn)中將對各種方法進行比較，找出最優(yōu)設計方式。圖23各種理想數(shù)字濾波器的幅度頻率響應 Matlab直接FDAtool設計方式解析FDATool(Filter Design amp。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。 各個系數(shù)的移位情況如下：其中2表示左移1位，1表示不移位，其他依次類推：128h(0)=128==128h(1)=128==1++128h(2)=128==4+1+++128h(3)=128==8+41+128h(4)=128==16+128h(5)=128==128164++得到：sum=(t36)(t33)+t3+{t3[7],t3[7],t3[7:2]} + (t24)+(t23)+{t2[7],t2[7:1]}+{t2[7],t2[7],t2[7:2]}+{t2[7],t2[7],t2[7],t2[7],t2[7:4]} (t12)(t11){t1[7],t1[7:1]}{t1[7],t1[7],t1[7],t1[7],t1[7],t1[7:5]} (t03)(t02)+t0{t0[7],t0[7:1]}{t0[7],t0[7],t0[7],t0[7],t0[7],t0[7:5]}。 t1=tap2+tap5。reg[7:0]x。 200x=839。139?；仡欉@一周，我收獲了很多，不僅鞏固了以前老師所講的東西，也學到了許多以前上課沒注意到的地方。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準用徒手畫3）畢業(yè)論文須用A4單面打印，論文50頁以上的雙面打印4）圖表應繪制于無格子的頁面上5）軟件工程類課題應有程序清單，并提供電子文檔1）設計（論文）2）附件：按照任務書、開題報告、外文譯文、譯文原文（復印件）次序裝訂3）其它25。 參考文獻[1] Ⅱ的FPGA/CPLD數(shù)字系統(tǒng)設計實例[M