【正文】 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測(cè)試 模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[ ]。 即將離開天華，對(duì)于我來說又是個(gè)全新的起點(diǎn)?？墒窃陔娦畔蹈魑焕蠋煹年P(guān)心教導(dǎo)下，我最終還是被拉出了深淵。 從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。 參考文獻(xiàn) [1] 馬建國(guó)，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大 學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程?hào)|旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應(yīng)用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設(shè)計(jì)基礎(chǔ) — 系統(tǒng)與電路 [M].北京： 科學(xué) 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].北京： 國(guó)防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京 ： 北京航空航天大學(xué) 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國(guó)棟 . 現(xiàn)代 DSP技術(shù) [M].西安 ： 西安電子科技 大學(xué)出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M].西安：西安電子科技大學(xué) 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設(shè)計(jì)教程 — DE2實(shí)踐 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 [14] 程佩青 . 數(shù)字信號(hào)處理教程（第三版） [M].北京 ： 清華大學(xué) 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 致謝 本設(shè)計(jì)及學(xué)位論文是在我的導(dǎo) 師 張葵 老師的悉心指導(dǎo)下逐步完成的。首先是對(duì)于軟硬件的熟練掌握情況；其次是雖然本設(shè)計(jì)有很多優(yōu)勢(shì)，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。 接著對(duì)新模型進(jìn)行編譯，生成 Quartus II 項(xiàng)目。使本文層次清楚明了，易于理解。本 設(shè)計(jì) 利用 FPGA 軟件設(shè)計(jì)工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計(jì)規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 仿真結(jié)束后，觀察示波器模塊 ， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波疊加后 的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過 FIR 低通濾波器后的波形輸出。 圖 仿真前示波器模塊無顯示 按 Ctrl+T 鍵開始仿真。 濾波器模型如圖 所示。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 clock 模塊， 圖 clock 模塊 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫(kù)中的 Shift Taps 模塊， 圖 Shift Taps 模塊 圖 Shift Taps 模塊 參數(shù) 設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。 分別產(chǎn)生頻率為 500KHz與 5MHz 的正弦波。分別為： 【 50 63 75 85】【 93 97 97 93】 【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫(kù)中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 所示。 圖 定點(diǎn)數(shù)濾波器系數(shù) FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。 圖 濾波器雙精度系數(shù) FPGA 定點(diǎn)數(shù)轉(zhuǎn)換 根據(jù) DSP Builder 的位寬設(shè)計(jì)規(guī)則：在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對(duì) FPGA 是不可行的。參數(shù)設(shè)置完成后，自動(dòng) 完成濾波器的設(shè)計(jì)，并給出濾波器幅頻響應(yīng)圖，如圖 所示。 （ 3） 時(shí)序關(guān)系對(duì)比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時(shí)序模型，驅(qū)動(dòng)和輸出之間的存在關(guān)系對(duì)比。 DSP Builder 模塊可以利用多個(gè) Simulink 采樣周期運(yùn)行。一般情況下，轉(zhuǎn)換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對(duì)于設(shè)計(jì)者來說，就是在資源與性能之間找到一個(gè)折衷的方案， 以達(dá)到最高的性價(jià)比。所以需要將 Simulink 中雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 DSP Builder 設(shè)計(jì)工具 及設(shè)計(jì)規(guī)則 DSP Builder 是一個(gè)系統(tǒng)級(jí)（或算法級(jí)）設(shè)計(jì)工具 。 實(shí)現(xiàn)嵌入式 DSP 系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設(shè)計(jì)那樣，從寄存器傳輸級(jí)利用硬件描述語(yǔ)言直接進(jìn)行描述， 而是要先脫離開硬件實(shí)現(xiàn)的結(jié)構(gòu)，從算法的角度對(duì)所涉及的系統(tǒng)進(jìn)行建模，方針和優(yōu)化。量化采用的二進(jìn)制位數(shù)越多，精度越高，但耗費(fèi)的 FPGA 資源就越多，設(shè)計(jì)中根據(jù)系統(tǒng)的指標(biāo)對(duì)精度和資源進(jìn)行折衷。可以采用如下公式表示 )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在 公式 中 ，系數(shù) ak ， bk 通常都是通過理論計(jì)算或者 MATLAB 工具計(jì)算得到的。 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn) 要實(shí)現(xiàn)一個(gè)基本的數(shù)字信號(hào)處理系統(tǒng)，需要加法器，乘法器和存儲(chǔ)器。 等待時(shí)間定義為由系統(tǒng)接受相應(yīng)的輸入到產(chǎn)生一個(gè)輸出之間的時(shí)間差。 在進(jìn)行計(jì)算的組合邏輯電路中，從 輸入到輸出的最長(zhǎng)路徑定義為關(guān)鍵通道。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計(jì)算，在這個(gè)意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時(shí)鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時(shí)鐘要求的異步電路， DSP 算法由對(duì)一個(gè)無限時(shí)間序列重復(fù)地執(zhí)行相同代碼不終止的程序來描述。 數(shù)字信號(hào)處理與模擬信號(hào)處理 相比有許多優(yōu)點(diǎn)，如相對(duì)于溫度和工藝的變化，數(shù)字信號(hào)要比模擬信號(hào)更穩(wěn)健，在數(shù)字表示中可以改變信號(hào)的字長(zhǎng)來更好的控制精度，與模擬信號(hào)中信號(hào)和噪聲同時(shí)被放大不同， DSP 技術(shù)可以在放大信號(hào)的同時(shí)將噪聲和干擾去除，數(shù)字信號(hào)還可以不帶誤差的被存儲(chǔ)和恢復(fù)，發(fā)送和接收，處理和操控。設(shè)計(jì)方法過去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法）。 FIR 濾波器：有限長(zhǎng)單位沖激響應(yīng)濾波器，是 數(shù)字信號(hào)處理 系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位 抽樣響應(yīng)是