【正文】 寫下心聲，寥寥幾行文字遠(yuǎn)不能表達(dá)我心中的發(fā)自 肺腑的感激之情。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號(hào)并驗(yàn)證設(shè)計(jì)的正確性了。 圖 仿真后示波器模塊顯示 仿真 結(jié)果分析 本文第 4 節(jié)所設(shè)計(jì)的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 導(dǎo)出系數(shù)文件 濾波器設(shè)計(jì)完成后， 設(shè)置導(dǎo)出系數(shù)文件的格式與數(shù)據(jù)類型， 導(dǎo)出窗口如圖 所示， 圖 導(dǎo)出系數(shù)文件格式和數(shù)據(jù)類型 導(dǎo)出并 自動(dòng)打開系數(shù)文件。因此，浮點(diǎn)值必須轉(zhuǎn)換為定點(diǎn)值。此外，在有限精度（有限字長(zhǎng)）情況下，不同運(yùn)算結(jié)構(gòu)的誤差 ，穩(wěn)定性是不同的。 DSP 系統(tǒng)通常是利用時(shí)序電路來實(shí)現(xiàn)的，其中關(guān)鍵通道是由任何兩個(gè)寄存元件（或延遲元件） 之間的最長(zhǎng)路徑來定義的。 因此， FIR 濾波器在通信、圖像處理、 模式識(shí)別 等領(lǐng)域都有著廣泛的應(yīng)用。 數(shù)字濾波器一詞出現(xiàn)在 60 年代中期。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能 , FPGA 允許無限次的編程 . FPGA 技術(shù)的發(fā)展及應(yīng)用 FPGA 正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越大，成本也越來越低，低端的 FPGA已逐步取代了傳統(tǒng)的數(shù)字元件， 高端的 FPGA將會(huì)成為今后競(jìng)爭(zhēng)的主流。數(shù)字信號(hào)處理是一種通過使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來處理現(xiàn)實(shí)信號(hào)的方法，這些信號(hào)由數(shù)字序列表示。隨著可編程邏輯器件和 FDA 技術(shù)的發(fā)展，使用 FPGA 來實(shí)現(xiàn) FIR 濾波器，既具有實(shí)時(shí)性，又兼顧了一定的靈活性 ，越來越多的電子工程師采用 FPGA 器件來實(shí)現(xiàn) FIR 濾波器。為得到模擬信號(hào)，數(shù)字濾波器處理的輸出數(shù)字信號(hào)須經(jīng)數(shù)模轉(zhuǎn)換 、平滑。因此，發(fā)展國(guó)內(nèi) FPGA 產(chǎn)業(yè)不是要不要的問題，而是怎么發(fā)展的問題。 Quartus II 是 Altera 公司在 2020 年推出的第四代開發(fā)工具，是一個(gè)集成化的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定的設(shè)計(jì)需要，在 FPGA 和 CPLD 設(shè)計(jì)各個(gè)階段都提供了工具支持，并為可編程片上系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境，是一個(gè)系統(tǒng)級(jí)的高效的 EDA 設(shè)計(jì)工具。為得到模擬信號(hào)，數(shù)字濾波器處理的輸出數(shù)字信號(hào)須經(jīng) 數(shù) 模轉(zhuǎn)換 、平滑。 3 FPGA DSP 系統(tǒng)設(shè)計(jì)分析 DSP 的基本概念 數(shù)字信號(hào)處理 (DSP)技術(shù)的迅速發(fā)展，已經(jīng)廣泛應(yīng)用于 3G 通信，網(wǎng)絡(luò)會(huì)議，多媒體系統(tǒng)，雷達(dá)聲納，醫(yī)學(xué)儀器，實(shí)時(shí)圖像識(shí)別以及民用電器等，而且所有這一切在功能實(shí)現(xiàn)，性能指標(biāo)與成本方面都在不斷增加其要求。 DSP 系統(tǒng)的時(shí)鐘速率與它的采樣率一般是不相同的。 (2) 重構(gòu)的靈活性： FPGA 的硬件可再配置特性使其實(shí)現(xiàn)的高性能 DSP 具有極大的靈活性，對(duì)于所設(shè)想的算法可以用專門的定制結(jié)構(gòu)實(shí)現(xiàn)； (3) 最佳的性價(jià)比：隨著半導(dǎo)體工藝的線寬進(jìn)一步縮小，器件規(guī)模增加， FPGA價(jià)格不斷降低，可以花費(fèi)低的成本實(shí)現(xiàn)設(shè)計(jì)系統(tǒng)的集成化。 如果設(shè)計(jì)中包 含了 PLL 和分頻模塊， DSP Builder 模塊將根據(jù) PLL 或分頻模塊輸出時(shí)鐘組中的某一時(shí)鐘的上升沿工作，相應(yīng)的系統(tǒng)就成俄日多時(shí)鐘系統(tǒng)。 圖 雙精度系數(shù)轉(zhuǎn)換定點(diǎn)數(shù) 最終得到處理后的濾波器系數(shù) 如圖 所示。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 所示。 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì) 最終能實(shí)現(xiàn)對(duì) 通過濾波器的高頻信號(hào)的濾除 ， 在這一設(shè)計(jì)過程中加深自己對(duì)于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫助 。 對(duì)于我今后的學(xué)習(xí)或者是工作一定會(huì)有很大的幫助。最后，再次至上崇高的敬意和謝意。 在此向幫助和指導(dǎo)過我的各位老師 及同學(xué) 表示最 誠(chéng)摯 的 感謝！ 同時(shí)也要 感謝這篇論文所涉及到的各位學(xué)者。 在仿真結(jié)束后，我也對(duì)硬件 可能的 實(shí)施做了一定的研究。 圖 FIR 濾波器模型 5 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對(duì)模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 圖 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 4 基于 FPGA 的 FIR 低通 濾波器設(shè)計(jì) 設(shè)計(jì) 方案 圖 濾波器設(shè)計(jì)流程圖 FIR 低通濾波器 參數(shù)為： 系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool濾波器設(shè)計(jì) MATLAB 集成了一套功能強(qiáng)大的濾波器設(shè)計(jì)工具 FDATool，可以完成多種濾波器的設(shè)計(jì)、分析和性能評(píng)估。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲(chǔ)功能等基本操作。 前者采用的是無限精度，后者 采用的是雙精度浮點(diǎn)數(shù)。 在處理或計(jì)算中，全部算法執(zhí)行一次稱為一個(gè)迭代。 數(shù)字濾波器的分類 數(shù)字濾 波器有低通、高通、帶通、帶阻和全通等類型。還可以與 MATLAB 和 DSP Builder 結(jié)合，進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)；使用內(nèi)嵌的 SOPC Builder 設(shè)計(jì)工具，配合 Nios II IDE 集成開發(fā)環(huán)境，進(jìn)行基于 Nios II軟核處理器的嵌入式系統(tǒng)開發(fā)。 Max+Plus II 在 FPGA 設(shè)計(jì)工具里是一個(gè)劃時(shí)代的產(chǎn)品，它提供了一種與結(jié)構(gòu)無關(guān)的圖形化設(shè)計(jì)環(huán)境，功能強(qiáng)大，使用方便。 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。其中的通信領(lǐng)域所涉及到的各種信號(hào)更是重中之重。 Analysis Tool(FDATool) is used to design the filter . Then according to practical requirement derive and quantify the coefficient . Use the Simulink Library and the DSP Builder Library to establish design model and simulate in the Simulink. Key words: FPGA， FIR low pass Filter , DSP Builder , Simulink 1 緒論 課題的目的和意義 在當(dāng)今的生活中，身邊的工程技術(shù)領(lǐng)域越來越受到關(guān)注。所以對(duì)數(shù)字濾波器的工作原理，硬件結(jié)構(gòu)和實(shí)現(xiàn)方法進(jìn)行研究具有一定的意義。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。 Quartus II 軟件除了進(jìn)行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。應(yīng)用最廣的是線性、時(shí)不變數(shù)字濾波器，以及 FIR 濾波器。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計(jì)算，在這個(gè)意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時(shí)鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時(shí)鐘要求的異步電路， DSP 算法由對(duì)一個(gè)無限時(shí)間序列重復(fù)地執(zhí)行相同代碼不終止的程序來描述?？梢圆捎萌缦鹿奖硎? )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在 公式 中 ，系數(shù) ak ， bk 通常都是通過理論計(jì)算或者 MATLAB 工具計(jì)算得到的。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 （ 3） 時(shí)序關(guān)系對(duì)比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時(shí)序模型，驅(qū)動(dòng)和輸出之間的存在關(guān)系對(duì)比。分別為： 【 50 63 75 85】【 93 97 97 93】 【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 所示。 濾波器模型如圖 所示。使本文層次清楚明了，易于理解。 從