【正文】 設置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 圖 仿真前示波器模塊無顯示 按 Ctrl+T 鍵開始仿真。本 設計 利用 FPGA 軟件設計工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結合，遵照 DSP Builder 設計規(guī)則，表現(xiàn)出了 FPGA 實現(xiàn) DSP 的特點。 接著對新模型進行編譯，生成 Quartus II 項目。 參考文獻 [1] 馬建國，孟憲元 . 電子設計自動化技術基礎 [M].北京： 清華大 學 出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設計 [M].北京： 電子工業(yè) 出版社 , 2020 [3] Michael . Verilog HDL 高級數(shù)字設計 [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程東旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應用 [M].北京： 電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設計基礎 — 系統(tǒng)與電路 [M].北京： 科學 出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].北京： 國防 出版社 , 2020 [8] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設計教程 [M].北京 ： 北京航空航天大學 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國棟 . 現(xiàn)代 DSP技術 [M].西安 ： 西安電子科技 大學出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].西安：西安電子科技大學 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設計教程 — DE2實踐 [M].西安 ： 西安電子科技大學 出版社， 2020 [14] 程佩青 . 數(shù)字信號處理教程（第三版） [M].北京 ： 清華大學 出版社， 2020 [15] 褚振勇，翁木云 . FPGA設計及應用 [M].西安 ： 西安電子科技大學 出版社， 2020 致謝 本設計及學位論文是在我的導 師 張葵 老師的悉心指導下逐步完成的。可是在電信系各位老師的關心教導下，我最終還是被拉出了深淵。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器 測試 模型圖 附錄 3 FPGA 定點數(shù)轉換程序 a=[ ]。 即將離開天華，對于我來說又是個全新的起點。 從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學的幫助下，都被一一攻破了。首先是對于軟硬件的熟練掌握情況；其次是雖然本設計有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。使本文層次清楚明了，易于理解。 仿真結束后，觀察示波器模塊 ， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波疊加后 的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經過 FIR 低通濾波器后的波形輸出。 濾波器模型如圖 所示。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫中的 Shift Taps 模塊， 圖 Shift Taps 模塊 圖 Shift Taps 模塊 參數(shù) 設置 設置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。分別為： 【 50 63 75 85】【 93 97 97 93】 【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設置如圖 所示。 圖 濾波器雙精度系數(shù) FPGA 定點數(shù)轉換 根據(jù) DSP Builder 的位寬設計規(guī)則：在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進制的補碼浮點數(shù)，而雙精度數(shù)對 FPGA 是不可行的。 （ 3） 時序關系對比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時序模型，驅動和輸出之間的存在關系對比。一般情況下，轉換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設計者來說，就是在資源與性能之間找到一個折衷的方案， 以達到最高的性價比。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 實現(xiàn)嵌入式 DSP 系統(tǒng)，已經不能像一般的數(shù)字系統(tǒng)的設計那樣，從寄存器傳輸級利用硬件描述語言直接進行描述， 而是要先脫離開硬件實現(xiàn)的結構，從算法的角度對所涉及的系統(tǒng)進行建模，方針和優(yōu)化?？梢圆捎萌缦鹿奖硎? )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在 公式 中 ，系數(shù) ak ， bk 通常都是通過理論計算或者 MATLAB 工具計算得到的。 等待時間定義為由系統(tǒng)接受相應的輸入到產生一個輸出之間的時間差。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務或計算，在這個意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時鐘要求的異步電路， DSP 算法由對一個無限時間序列重復地執(zhí)行相同代碼不終止的程序來描述。設計方法過去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法）。應用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 數(shù)字濾波器是一個 離散時間系統(tǒng) （按預定的算法，將輸入 離散時間信號 轉換為 所 要求的輸出離散時間信號的特定功能裝置）。 Quartus II 軟件除了進行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。它極大地提高了設計靈活性并縮短了產品上市時間，在通信、工業(yè)控制、航空領域中廣泛應用。所以對數(shù)字濾波器的工作原理，硬件結構和實現(xiàn)方法進行研究具有一定的意義。 數(shù)字濾波器是一個 離散時間系統(tǒng) （按預定的算法，將輸入 離散時間信號 要求的輸出離散時間信號的轉換為所特定功能裝置）。 Analysis Tool(FDATool) is used to design the filter . Then according to practical requirement derive and quantify the coefficient . Use the Simulink Library and the DSP Builder Library to establish design model and simulate in the Simulink. Key words: FPGA， FIR low pass Filter , DSP Builder , Simulink 1 緒論 課題的目的和意義 在當今的生活中，身邊的工程技術領域越來越受到關注。