【正文】 ND clk=39。139。 THEN Dout=s4。 END IF。 END PROCESS。END mult70。程序編譯后就可進行仿真，仿真結(jié)果如圖534所示：圖534 乘70電路結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖535所示。圖535 乘70電路元件圖⑹ 乘239電路設(shè)計：由分析可寫出如下程序： LIBRARY ieee。USE 。USE 。ENTITY mult239 ISPORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (18 DOWNTO 0))。END mult239。ARCHITECTURE mult239 OF mult239 ISSIGNAL s1 : SIGNED (18 DOWNTO 0)。SIGNAL s2 : SIGNED (14 DOWNTO 0)。SIGNAL s3 : SIGNED (10 DOWNTO 0)。SIGNAL s4 : SIGNED (18 DOWNTO 0)。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。00000000。 s2=Dinamp。0000。 s3=Din。 IF (Din(10)=39。039。) THEN s4=(39。039。amp。s1(17 downto 0))(0000amp。s2(14 DOWNTO 0))(00000000amp。s3(10 DOWNTO 0))。 ELSE s4=(39。139。amp。s1(17 downto 0))(1111amp。s2(14 DOWNTO 0))(11111111amp。s3(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s4) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s4。 END IF。 END PROCESS。END mult239。程序編譯后就可進行仿真，仿真結(jié)果如圖536所示：圖 536 乘239電路結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖537所示。圖537 乘239電路元件圖⑺乘401電路設(shè)計：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY mult401 ISPORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (19 DOWNTO 0))。END mult401。ARCHITECTURE mult401 OF mult401 ISSIGNAL s1 : SIGNED (19 DOWNTO 0)。SIGNAL s2 : SIGNED (17 DOWNTO 0)。SIGNAL s3 : SIGNED (14 DOWNTO 0)。SIGNAL s4 : SIGNED (10 DOWNTO 0)。SIGNAL s5 : SIGNED (19 DOWNTO 0)。BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。000000000。 s2=Dinamp。0000000。 s3=Dinamp。0000。 s4=Din。 IF (Din(10)=39。039。) THEN s5=(39。039。amp。s1(18 downto 0))(00amp。s2(17 DOWNTO 0))+(00000amp。s3(14 DOWNTO 0))+(000000000amp。s4(10 DOWNTO 0))。 ELSE s5=(39。139。amp。s1(18 downto 0))(11amp。s2(17 DOWNTO 0))+(11111amp。s3(14 DOWNTO 0))+(111111111amp。s4(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s5) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s5。 END IF。 END PROCESS。END mult401。程序編譯后就可進行仿真，仿真結(jié)果如圖538所示：圖 538 乘401電路結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖539所示。圖539 乘401電路元件圖⑻ 乘499電路設(shè)計：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY mult499 ISPORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (19 DOWNTO 0))。END mult499。ARCHITECTURE mult499 OF mult499 ISSIGNAL s1 : SIGNED (19 DOWNTO 0)。SIGNAL s2 : SIGNED (13 DOWNTO 0)。SIGNAL s3 : SIGNED (12 DOWNTO 0)。SIGNAL s4 : SIGNED (10 DOWNTO 0)。SIGNAL s5 : SIGNED (19 DOWNTO 0)。BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。000000000。 s2=Dinamp。000。 s3=Dinamp。00。 s4=Din。 IF (Din(10)=39。039。) THEN s5=(39。039。amp。s1(18 downto 0))(000000amp。s2(13 DOWNTO 0))(0000000amp。s3(12 DOWNTO 0))(000000000amp。s4(10 DOWNTO 0))。 ELSE s5=(39。139。amp。s1(18 downto 0))(111111amp。s2(13 DOWNTO 0))(1111111amp。s3(12 DOWNTO 0))(111111111amp。s4(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s5) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s5。 END IF。 END PROCESS。END mult499。程序編譯后就可進行仿真，仿真結(jié)果如圖540所示：圖540 乘499電路結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖541所示。圖541 乘499電路元件圖 頂層原理圖的編輯及仿真單元器件的編輯好后，將元器件按設(shè)計思路中的圖31連接搭建成整體的濾波器電路。其中clk和rst信號采用了總線名稱的連接方式。其總電路原理圖編輯結(jié)果如圖542所示：圖542 總原理圖電路將原理圖編輯好后，進行編譯仿真，設(shè)，取進行仿真，結(jié)果如圖543所示：圖 543 總圖仿真結(jié)果利用matlab的conv函數(shù)可以驗證FIR濾波器卷積的結(jié)果，其結(jié)果如圖544所示。圖 544 用conv函數(shù)后結(jié)果圖截成高十位輸出結(jié)果如圖545所示圖545 截成高十位輸出結(jié)果由以上仿真結(jié)果對比可知，在截短前的濾波器輸出和matlab卷積乘結(jié)果完全一致，濾波器功能完好。由于在本設(shè)計中在最后一位輸出前進行截短操作，故在截短后有一定的誤差。但總體來說這次設(shè)計還是成功的。六、心得體會 為期一周的課設(shè)即將結(jié)束了，回顧這幾周的歷程，我收獲了很多，不僅鞏固了以前老師所講的東西，也學(xué)到了許多以前上課沒注意到的地方?？偟膩碚f有以下幾點。 首先就是對于有符號數(shù)的加減乘方面的運算，以前經(jīng)常做的都是些無符號數(shù)的運算，相比較而言，有符號數(shù)還是有點難度的，由于其有符號位，所以在運算時必須考慮進位相關(guān)的東西，開始幾天，查閱了許多這方面的資料，所以對其原理有了清醒的認識，做起來也容易些了。其次就是對FIR濾波器知識方面的，雖然大三學(xué)過數(shù)字信號處理，但那時老師只是講了一些基本知識，由于這部分知識很抽象，難度很大，所以當(dāng)時也沒學(xué)好，經(jīng)過這次課設(shè)，我又從新翻閱了以前的課本，細細品味了這方面的知識，然后才開始這次的設(shè)計，使我對這樣抽象的知識有了更直觀的認識，以前只是老師在上面講，對其為什么這樣做并不知道，但通過這次的課設(shè)，我弄清了原因，所以真信感謝這次課設(shè)，使我鞏固了以前的很多知識。最后就是頂層原理圖的編輯，在這此設(shè)計中根據(jù)老師的例題思路采用了層次化、模塊化的設(shè)計思想，將整個電路設(shè)計劃分為多個功能模塊，利用VHDL語言和原理圖輸入兩種設(shè)計技術(shù)進行了整個功能模塊的設(shè)計，最后完成FIR數(shù)字濾波器的系統(tǒng)設(shè)計，按照這個思路，雖然各個模塊已經(jīng)編輯好，并且都已經(jīng)生成了元件，但在仿真是還是有許多錯誤，由于本次設(shè)計學(xué)要的模塊很多，所以圖形很龐大，一不小心就會出現(xiàn)這樣或那樣的錯誤，開始時，也打算用總線方式來連線，但平時做實驗室，用總線時經(jīng)常出錯，所以保險起見，這次用了一般的連線，雖然有錯誤，但經(jīng)過一個個排查，一個個消除了錯誤，也使我認識到了哪些地方容易出錯，以后做時就可以避免這樣的錯誤出現(xiàn)。總之，通過這次課設(shè)，使我收獲了很多，也懂得了許多。很感謝能有這次鍛煉的機會，相信在以后的人生道路中我會做的更好！參 考 文 獻[1] 馬建國，孟憲元. 電子設(shè)計自動化技術(shù)基礎(chǔ)[M].北京：清華大學(xué)出版社, 2004[2] 孟憲元，錢偉康. FPGA嵌入式系統(tǒng)設(shè)計[M].北京：電子工業(yè)出版社, 2007 [3] Michael . Verilog HDL高級數(shù)字設(shè)計[M].北京：電子工業(yè)出版社, 2005[4] 程東旭，黃如等. 基于FFGA的嵌入式開發(fā)和應(yīng)用[M].北京：電子工業(yè)出版社，2006[5] Steve Kilts. Advanced FPGA Design[M].New York：WileyIEEE Press, 2007[6] ,. 超大規(guī)模集成電路設(shè)計基礎(chǔ)—系統(tǒng)與電路[M].北京：科學(xué)出版社，1993[7] JohnF Wakerly著，：：機械工業(yè)出版社，[8] 譚會生，：西安電子科技大學(xué)出版社，[9] 陳后金，薛建，：高等教育出版社，[10] Altera Corpoation. Stratix Device［EB/OL］，2004[11] 潘松，黃繼業(yè)，王國棟. 現(xiàn)代DSP技術(shù)[M].西安：西安電子科技大學(xué)出版社，2003附 錄總圖仿真結(jié)果總原理圖