【導(dǎo)讀】波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問題。濾波器能在設(shè)計(jì)任意幅頻特性的同時(shí)保證嚴(yán)格的線性相位特性。多應(yīng)用領(lǐng)域都顯示了強(qiáng)大的生命力，具有重要應(yīng)用意義。實(shí)現(xiàn)線性相位FIR濾波器。算法設(shè)計(jì)，采用直接型和轉(zhuǎn)置型的基本結(jié)構(gòu)來(lái)設(shè)計(jì)，其運(yùn)算效率明顯提高，該設(shè)計(jì)對(duì)FPGA硬件資源的利用高效合理，用VHDL編程，在PFGA中實(shí)現(xiàn)了高采樣率的FIR濾波器。單片通用數(shù)字濾波器使用方便，但由于字長(zhǎng)和階數(shù)。順序執(zhí)行，執(zhí)行速度較慢。FPGA有著規(guī)整的內(nèi)部邏輯陣列和

　　

【正文】 ? ?? ??????? 10 10 10 10 ])[],[(2][][2Bb Nn Bb Nn bbbb nxncfnxncy 函數(shù) ])[],[( nxncf b 的 實(shí)現(xiàn)需要特別的注意。所指的實(shí)現(xiàn)方法就是利用一個(gè) LUT實(shí)現(xiàn)映射 ])[],[( nxncf b 。也就是說 N2 字寬預(yù)先設(shè)定程序的 LUT接受一個(gè) N位輸入向量 ]]1[] ,...,1[],0[[ ?? Nxxxx bbbb ，輸出為 ])[],[( nxncf b 。各個(gè)映射 ])[],[( nxncf b 都由相應(yīng)的二次冪加權(quán)并累加。利用如下圖（ b）所示的移位加法器就能有效地實(shí)現(xiàn)累加。在 N次查詢循環(huán)后就完成了對(duì)內(nèi)積 y 的運(yùn)算。 FIR濾波器的 原理 結(jié)構(gòu)圖 數(shù)字濾波器通常都是應(yīng)用于修正或改變時(shí)域或頻域中信號(hào)的屬性。最為普通的數(shù)字濾波器是線性時(shí)不變量 (linear timeinvariant， LTI)濾波器。 LTI 與輸入信號(hào)之間相互作用，經(jīng)過一個(gè)稱為線性卷積的過程，表示為 y=f*x,其中 f 是濾波器的脈沖信號(hào)，而 y是卷積輸出。線性卷積過程定義如下： ?? ][*][][ nfnxny ? ? ???k k knxkfknfkx ][][][][ LTI 數(shù)字濾波器通常分成有限脈沖響應(yīng) (finite impulse response,FIR)和無(wú)限脈沖響應(yīng) (in finite impulse response,IIR)兩類。帶有常系數(shù)的 FIR 濾波器是一種 LTI(linear timeinvariant,線性時(shí)不變量 )數(shù)字濾波器。 L 階或者長(zhǎng)度為 L 的 FIR 輸出對(duì)應(yīng)于輸入時(shí)間序列 x[n]的關(guān)系由一種有限卷積數(shù)量形式給出，具體如下： y[n]=x[x]*f[n]=??? ?10 ][][Lk knfkx 其中從 f[0]? 0一直到 f[L1]? 0均是濾波器的 L階的系數(shù)，同時(shí)也對(duì)應(yīng)于 FIR的脈沖響應(yīng)。對(duì)于 LTI系統(tǒng)可以更為方便的將（ ）表達(dá)成 z域內(nèi)的形式： Y(Z)=F(Z)X(Z) 其中 F(z)是 FIR的傳遞函數(shù)，其 z域內(nèi)的定義形式如下： F(z)=????10 ][Lkkzkf 下圖給出了 L階 LTI型 FIR濾波器的圖解?？梢钥闯?FIR濾波器是由一個(gè)“抽頭延遲線”加法器和乘法器的集合構(gòu)成的。傳給每個(gè)乘法器的操作就是一個(gè) FIR系數(shù)，顯然也可以稱作“抽頭權(quán)重”。過去也將 FIR濾波器稱 為“橫向?yàn)V波器”，就是說它的“抽頭延遲線”結(jié)構(gòu)。 這種普通的直接型結(jié)構(gòu)是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運(yùn)算的，它實(shí)質(zhì)上是一個(gè)分節(jié)的延遲線，每一節(jié)的輸出加權(quán)累加使得到濾波器的輸出。這種做法所需的硬件電路規(guī)模比較大，而且電路的執(zhí)行速度也比較慢。在實(shí)際應(yīng)用中，為了減少邏輯資源的占有量和提高系統(tǒng)的運(yùn)算速度，對(duì) FIR 濾波器需要進(jìn)行優(yōu)化處理?？紤]到 FIR 濾波器的對(duì)稱性，本文首先對(duì)它的表達(dá)式進(jìn)行優(yōu)化，然后在 FPGA 實(shí)現(xiàn)中利用特有的查找表進(jìn)行優(yōu)化。 FIR 濾波器 直接 FIR 模型的一個(gè)變種稱 為轉(zhuǎn)置式 FIR濾波器，可以根據(jù)上圖中的 FIR 濾波器來(lái)構(gòu)造： (1) 輸出互換 (2) 顛倒信號(hào)流的方向 (3) 用一個(gè)差分放大器代替一個(gè)加法器，反之亦然 轉(zhuǎn)置式 FIR 濾波器結(jié)構(gòu)如下土圖所示，通常是指 FIR 濾波器的實(shí)現(xiàn)。該濾波器的優(yōu)點(diǎn)在于我們不在需要給 x[n]提供額外的移位寄存器，也沒有必要為達(dá)到高吞吐量給乘積的加法器添加額外的流水線級(jí)。 下面的 VHDL代碼實(shí)現(xiàn)了長(zhǎng)為 4的濾波器。 LIBRARY lpm。 USE 。 USE 。 USE 。 ENTITY fir_gen IS GENERIC(W1:integer:=9。 W2:integer:=18。 W3:integer:=19。 W4:integer:=11。 L:integer:=4。 Mpipe:integer:=3 )。 PORT(clk :IN STD_LOGIC。 Load_x:IN STD_LOGIC。 x_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。 c_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。 y_out:OUT STD_LOGIC_VECTOR(W41DOWNTO 0) )。 END fir_gen。 ARCHITECTURE flex OF fir_gen IS SUBTYPE N1BIT IS STD_LOGIC_VECTOR(W11DOWNTO 0)。 SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W21DOWNTO 0)。 SUBTYPE N3BIT IS STD_LOGIC_VECTOR(W31DOWNTO 0)。 TYPE ARRAY_NIBIT IS ARRAY(0 TO L1)OF N1BIT。 TYPE ARRAY_N2BIT IS ARRAY(0 TO L1)OF N2BIT。 TYPE ARRAY_N3BIT IS ARRAY(0 TO L1)OF N3BIT。 SIGNAL x: N1BIT。 SIGNAL y: N3BIT。 SIGNAL c: ARRAY_N1BIT。 SIGNAL p: ARRAY_N2BIT。 SIGNAL a: ARRAY_N3BIT。 BEGIN Load:PROCESS BEGIN WAIT UNTIL clk=39。139。 IF(Load_x=39。039。)THEN c(L1)=c_in。 FOR I INL2DOWNTO 0 LOOP c(I)=c(I+1)。 END LOOP。 ELSE x=x_in。 END IF。 END PROCESS Load。 SOP:PROCESS(clk) BEGIN IF clk39。event and (clk=39。139。)THEN FOR I IN 0 TO L2 LOOP a(I)=(p(I)(W21)amp。p(I))+a(I+1)。 END LOOP。 a(L1)=p(L1)(W21)amp。p(L1)。 END IF。 y=a(0)。 END PROCESS SOP。 MulGen:FOR I IN 0 TO L1 GENERATE Muls:lpm_mult GENERIC MAP(LPM_WIDTHA=W1,LPM_WIDTHB=W1, LPM_PIPELINE=Mpipe, LPM_REPRESENTATION=SIGNED, LPM_WIDTHP=W2, LPM_WIDTHS=W2) PORT MAP(clock=clk,data=x, datab=c(I),result=p(I))。 END GENERATE。 y_out=y(W31DOWNTO W3W4)。 END flex。 通過 QuartusⅡ軟件編譯正確通過，其 RTL級(jí)結(jié)構(gòu)如下圖所示： 具體過程的第一步是 Load,如果 Load_x=0，就將系數(shù)下載到抽頭延遲線上。否則就將數(shù)據(jù)字下載到 x寄存器中，第二步稱為 SOP，執(zhí)行乘積和的計(jì)算，對(duì)乘積p(I)進(jìn)行一位有符號(hào)擴(kuò)展，并加到前面 的部分乘積上。還要注意所有的乘法器都由 generate聲明來(lái)舉例說明的，這一聲明允許額外流水線級(jí)的分配。最后，輸出y_out被賦以 SOP除以 256的植，因?yàn)槭孪燃俣ǖ南禂?shù)都是分?jǐn)?shù)形式的（也就是][ ?kf ）。設(shè)計(jì)使用了 890個(gè) LC，以 46。 72MHz的 Registered Performance運(yùn)行。 要仿真這一長(zhǎng)度為 4的濾波器，先來(lái)研究一下 Daubechies DB4濾波器系數(shù)： G(z)=[(1+ 3 )+(3+ 3 ) 1?z +(3 3 ) 2?z +(1 3 ) 3?z ]241 G(z)=+ 1?z + 2?z 3?z 將系數(shù)量化成 8位（加上符號(hào)位）精度模式，結(jié)果如下： G(z)=（ 124+214 1?z +57 2?z 33 3?z ） /256 = 256124 + 1256214 ?z + 225657 ?z + )25633( 3?? z 下載了 Daubechies濾波器系數(shù)的 4抽頭可編程 FIR濾波器仿真 從波形圖可以看出在前面 4個(gè)階段，我門將系數(shù) {124， 214， 57， 33}下載到抽頭延遲線。接下來(lái)通過將 100下載到 x寄存器中來(lái)核對(duì)濾波器的脈沖響應(yīng)。首次有效輸出出現(xiàn)在 450ns之后，就像我們?cè)诓ㄐ螆D上看到的一樣。 4 結(jié)論與總結(jié) 數(shù)字濾波器日益發(fā)展，逐漸取代了傳統(tǒng)的模擬濾波器，在數(shù)字信號(hào)處理方面取得了長(zhǎng)足的發(fā)展。由于 FIR 濾波器具有 IIR 濾波器所沒有的線性相位，在實(shí)現(xiàn)方面比較容易，所以具有廣泛的應(yīng)用。本課題的主要設(shè)計(jì)任務(wù)就是要用 FPGA 實(shí)現(xiàn) FIR 數(shù)字濾波器，主要 討論了 FIR數(shù)字濾波器串行低通結(jié)構(gòu)。 普通的直接型結(jié)構(gòu)直觀，但是當(dāng)濾波器的階數(shù)比較大時(shí)，它實(shí)現(xiàn)起來(lái)就比較困難，不但又大量的運(yùn)算，而且運(yùn)算的速度也非常慢。對(duì)于 FIR 數(shù)字濾波器的FPGA 實(shí)現(xiàn)，本文用了 VHDL 語(yǔ)言進(jìn)行了編程，具體是以一個(gè)轉(zhuǎn)置結(jié)構(gòu)的 FIR 濾波器為例。 利用 VHDL 語(yǔ)言，采用可重復(fù)配置的 FPGA，降低了設(shè)計(jì)成本，提高了系統(tǒng)的適用性。由于 FIR濾波器的系數(shù)是常數(shù)，可以保存在 ROM 中，在運(yùn)算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時(shí)，節(jié)省了運(yùn)算時(shí)間。 VHDL 設(shè)計(jì)的驗(yàn)證綜合等 過程需要借助 VHDL 的工具軟件來(lái)完成。本文采用可將 VHDL 描述轉(zhuǎn)換為 FPGA 實(shí)現(xiàn)的工具 QuartusⅡ軟件。它是國(guó)內(nèi)比較常用的一種仿真軟件，本次設(shè)計(jì)所用的是 QuartusⅡ， QuartusⅡ的邏輯綜合工具為 VHDL 語(yǔ)言設(shè)計(jì)能充分利用芯片的特點(diǎn)提供了有利條件。而且 本設(shè)計(jì)中所用到的 FLEX 系列芯片，其特有的結(jié)構(gòu)能夠使 VHDL 語(yǔ)言的存儲(chǔ)器設(shè)計(jì)事半功倍。 在本次畢業(yè)設(shè)計(jì)過程中，我學(xué)會(huì)了應(yīng)用 QuartusⅡ軟件和 MATLAB 軟件， 大大提高了設(shè)計(jì)效率， 基本上完成 了本課題的任務(wù)。但是還有許多需要完善的地方，如根據(jù) FIR 數(shù)字濾波器的對(duì)稱性，我們可以改進(jìn)設(shè)計(jì)的 VHDL 代碼，使只要用一半的系數(shù)即可實(shí)現(xiàn)濾波功能，這樣就可以節(jié)省大量的資源，使 得設(shè)計(jì)更具有實(shí)用性。 謝 辭 本文是在我的指導(dǎo)老師魯迎春老師的悉心的指導(dǎo)下完成的。他對(duì)我們的設(shè)計(jì)進(jìn)行了細(xì)心的指導(dǎo)，幫我們補(bǔ)習(xí)沒有上過的課程，除了每次見面時(shí)的指導(dǎo)外，還通過電話和電子郵件的方式了解我們?cè)O(shè)計(jì)的進(jìn)展情況，以及幫我們修改設(shè)計(jì)的程序和論文。魯老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，讓我們受益匪淺，也順利地完成畢業(yè)設(shè)計(jì)的任務(wù)。對(duì)此，我向魯老師表示衷誠(chéng)的謝意！ 此外，我還要 特別學(xué)院為我們 所作的工作，免費(fèi)開放機(jī)房，以及 學(xué)校四年來(lái)對(duì)我的培養(yǎng)與教育，在畢業(yè)設(shè)計(jì)期間學(xué)校 圖書館為我們建立了豐富的數(shù)據(jù)庫(kù)資源，為我們能順利完成畢業(yè)設(shè)計(jì)提供了很大的幫助。 最后我要感謝父母長(zhǎng)期以來(lái)對(duì)我的支持，以及同學(xué)的幫助，才能使我得以順利完成本次畢業(yè)設(shè)計(jì)。再次向他們表示衷心的感謝！ 參考文獻(xiàn) [1] 鄭君里 . 《信號(hào)與系統(tǒng)》 北京：高等教育出版社 2020 [2] 義勝 《信號(hào)處理濾波器設(shè)計(jì)》 北京：電子工業(yè)出版社 2020 [3] 侯伯亨 《 VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)》 西安電子科技大學(xué)出版社 [4] 胡廣書編著《 數(shù)字信號(hào)處理 —— 理論、算法與實(shí)現(xiàn)》 清華大學(xué)出版社 [5] 丁玉美、高西全編著《數(shù)字信號(hào)處理》第二版 西安電子科技大學(xué)出版社 [6] 林敏、方穎立編著《 VHDL 數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合》 電子工業(yè)出版社 [7] Uwe Meyer－ Baese 著，劉凌、胡永生譯《數(shù)字信號(hào)處理的 FPGA 實(shí)現(xiàn)》 清華大學(xué)出版社 [8] 潘松、黃繼業(yè)《 EDA 技術(shù)實(shí)用教程》 科學(xué)出版社 [9] 張欣《 VLSI數(shù)字信號(hào)處理 —— 設(shè)計(jì)與實(shí)現(xiàn)》 清華大學(xué)出版社 [10] 范影樂、楊勝天、李軼編著《 MATLAB 仿真應(yīng)用詳解》 人民郵電出版社 [11] 甘歷編著《 VHDL 應(yīng)用與開發(fā)實(shí)踐》 科學(xué)出版社 [12]