【導讀】波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。多應用領域都顯示了強大的生命力，具有重要應用意義。實現線性相位FIR濾波器。算法設計，采用直接型和轉置型的基本結構來設計，其運算效率明顯提高，該設計對FPGA硬件資源的利用高效合理，用VHDL編程，在PFGA中實現了高采樣率的FIR濾波器。單片通用數字濾波器使用方便，但由于字長和階數。順序執(zhí)行，執(zhí)行速度較慢。FPGA有著規(guī)整的內部邏輯陣列和

　　

【正文】 ? ?? ??????? 10 10 10 10 ])[],[(2][][2Bb Nn Bb Nn bbbb nxncfnxncy 函數 ])[],[( nxncf b 的 實現需要特別的注意。所指的實現方法就是利用一個 LUT實現映射 ])[],[( nxncf b 。也就是說 N2 字寬預先設定程序的 LUT接受一個 N位輸入向量 ]]1[] ,...,1[],0[[ ?? Nxxxx bbbb ，輸出為 ])[],[( nxncf b 。各個映射 ])[],[( nxncf b 都由相應的二次冪加權并累加。利用如下圖（ b）所示的移位加法器就能有效地實現累加。在 N次查詢循環(huán)后就完成了對內積 y 的運算。 FIR濾波器的 原理 結構圖 數字濾波器通常都是應用于修正或改變時域或頻域中信號的屬性。最為普通的數字濾波器是線性時不變量 (linear timeinvariant， LTI)濾波器。 LTI 與輸入信號之間相互作用，經過一個稱為線性卷積的過程，表示為 y=f*x,其中 f 是濾波器的脈沖信號，而 y是卷積輸出。線性卷積過程定義如下： ?? ][*][][ nfnxny ? ? ???k k knxkfknfkx ][][][][ LTI 數字濾波器通常分成有限脈沖響應 (finite impulse response,FIR)和無限脈沖響應 (in finite impulse response,IIR)兩類。帶有常系數的 FIR 濾波器是一種 LTI(linear timeinvariant,線性時不變量 )數字濾波器。 L 階或者長度為 L 的 FIR 輸出對應于輸入時間序列 x[n]的關系由一種有限卷積數量形式給出，具體如下： y[n]=x[x]*f[n]=??? ?10 ][][Lk knfkx 其中從 f[0]? 0一直到 f[L1]? 0均是濾波器的 L階的系數，同時也對應于 FIR的脈沖響應。對于 LTI系統可以更為方便的將（ ）表達成 z域內的形式： Y(Z)=F(Z)X(Z) 其中 F(z)是 FIR的傳遞函數，其 z域內的定義形式如下： F(z)=????10 ][Lkkzkf 下圖給出了 L階 LTI型 FIR濾波器的圖解?？梢钥闯?FIR濾波器是由一個“抽頭延遲線”加法器和乘法器的集合構成的。傳給每個乘法器的操作就是一個 FIR系數，顯然也可以稱作“抽頭權重”。過去也將 FIR濾波器稱 為“橫向濾波器”，就是說它的“抽頭延遲線”結構。 這種普通的直接型結構是等到所有乘積產生之后再進行相加來完成乘加運算的，它實質上是一個分節(jié)的延遲線，每一節(jié)的輸出加權累加使得到濾波器的輸出。這種做法所需的硬件電路規(guī)模比較大，而且電路的執(zhí)行速度也比較慢。在實際應用中，為了減少邏輯資源的占有量和提高系統的運算速度，對 FIR 濾波器需要進行優(yōu)化處理。考慮到 FIR 濾波器的對稱性，本文首先對它的表達式進行優(yōu)化，然后在 FPGA 實現中利用特有的查找表進行優(yōu)化。 FIR 濾波器 直接 FIR 模型的一個變種稱 為轉置式 FIR濾波器，可以根據上圖中的 FIR 濾波器來構造： (1) 輸出互換 (2) 顛倒信號流的方向 (3) 用一個差分放大器代替一個加法器，反之亦然 轉置式 FIR 濾波器結構如下土圖所示，通常是指 FIR 濾波器的實現。該濾波器的優(yōu)點在于我們不在需要給 x[n]提供額外的移位寄存器，也沒有必要為達到高吞吐量給乘積的加法器添加額外的流水線級。 下面的 VHDL代碼實現了長為 4的濾波器。 LIBRARY lpm。 USE 。 USE 。 USE 。 ENTITY fir_gen IS GENERIC(W1:integer:=9。 W2:integer:=18。 W3:integer:=19。 W4:integer:=11。 L:integer:=4。 Mpipe:integer:=3 )。 PORT(clk :IN STD_LOGIC。 Load_x:IN STD_LOGIC。 x_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。 c_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。 y_out:OUT STD_LOGIC_VECTOR(W41DOWNTO 0) )。 END fir_gen。 ARCHITECTURE flex OF fir_gen IS SUBTYPE N1BIT IS STD_LOGIC_VECTOR(W11DOWNTO 0)。 SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W21DOWNTO 0)。 SUBTYPE N3BIT IS STD_LOGIC_VECTOR(W31DOWNTO 0)。 TYPE ARRAY_NIBIT IS ARRAY(0 TO L1)OF N1BIT。 TYPE ARRAY_N2BIT IS ARRAY(0 TO L1)OF N2BIT。 TYPE ARRAY_N3BIT IS ARRAY(0 TO L1)OF N3BIT。 SIGNAL x: N1BIT。 SIGNAL y: N3BIT。 SIGNAL c: ARRAY_N1BIT。 SIGNAL p: ARRAY_N2BIT。 SIGNAL a: ARRAY_N3BIT。 BEGIN Load:PROCESS BEGIN WAIT UNTIL clk=39。139。 IF(Load_x=39。039。)THEN c(L1)=c_in。 FOR I INL2DOWNTO 0 LOOP c(I)=c(I+1)。 END LOOP。 ELSE x=x_in。 END IF。 END PROCESS Load。 SOP:PROCESS(clk) BEGIN IF clk39。event and (clk=39。139。)THEN FOR I IN 0 TO L2 LOOP a(I)=(p(I)(W21)amp。p(I))+a(I+1)。 END LOOP。 a(L1)=p(L1)(W21)amp。p(L1)。 END IF。 y=a(0)。 END PROCESS SOP。 MulGen:FOR I IN 0 TO L1 GENERATE Muls:lpm_mult GENERIC MAP(LPM_WIDTHA=W1,LPM_WIDTHB=W1, LPM_PIPELINE=Mpipe, LPM_REPRESENTATION=SIGNED, LPM_WIDTHP=W2, LPM_WIDTHS=W2) PORT MAP(clock=clk,data=x, datab=c(I),result=p(I))。 END GENERATE。 y_out=y(W31DOWNTO W3W4)。 END flex。 通過 QuartusⅡ軟件編譯正確通過，其 RTL級結構如下圖所示： 具體過程的第一步是 Load,如果 Load_x=0，就將系數下載到抽頭延遲線上。否則就將數據字下載到 x寄存器中，第二步稱為 SOP，執(zhí)行乘積和的計算，對乘積p(I)進行一位有符號擴展，并加到前面 的部分乘積上。還要注意所有的乘法器都由 generate聲明來舉例說明的，這一聲明允許額外流水線級的分配。最后，輸出y_out被賦以 SOP除以 256的植，因為事先假定的系數都是分數形式的（也就是][ ?kf ）。設計使用了 890個 LC，以 46。 72MHz的 Registered Performance運行。 要仿真這一長度為 4的濾波器，先來研究一下 Daubechies DB4濾波器系數： G(z)=[(1+ 3 )+(3+ 3 ) 1?z +(3 3 ) 2?z +(1 3 ) 3?z ]241 G(z)=+ 1?z + 2?z 3?z 將系數量化成 8位（加上符號位）精度模式，結果如下： G(z)=（ 124+214 1?z +57 2?z 33 3?z ） /256 = 256124 + 1256214 ?z + 225657 ?z + )25633( 3?? z 下載了 Daubechies濾波器系數的 4抽頭可編程 FIR濾波器仿真 從波形圖可以看出在前面 4個階段，我門將系數 {124， 214， 57， 33}下載到抽頭延遲線。接下來通過將 100下載到 x寄存器中來核對濾波器的脈沖響應。首次有效輸出出現在 450ns之后，就像我們在波形圖上看到的一樣。 4 結論與總結 數字濾波器日益發(fā)展，逐漸取代了傳統的模擬濾波器，在數字信號處理方面取得了長足的發(fā)展。由于 FIR 濾波器具有 IIR 濾波器所沒有的線性相位，在實現方面比較容易，所以具有廣泛的應用。本課題的主要設計任務就是要用 FPGA 實現 FIR 數字濾波器，主要 討論了 FIR數字濾波器串行低通結構。 普通的直接型結構直觀，但是當濾波器的階數比較大時，它實現起來就比較困難，不但又大量的運算，而且運算的速度也非常慢。對于 FIR 數字濾波器的FPGA 實現，本文用了 VHDL 語言進行了編程，具體是以一個轉置結構的 FIR 濾波器為例。 利用 VHDL 語言，采用可重復配置的 FPGA，降低了設計成本，提高了系統的適用性。由于 FIR濾波器的系數是常數，可以保存在 ROM 中，在運算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時，節(jié)省了運算時間。 VHDL 設計的驗證綜合等 過程需要借助 VHDL 的工具軟件來完成。本文采用可將 VHDL 描述轉換為 FPGA 實現的工具 QuartusⅡ軟件。它是國內比較常用的一種仿真軟件，本次設計所用的是 QuartusⅡ， QuartusⅡ的邏輯綜合工具為 VHDL 語言設計能充分利用芯片的特點提供了有利條件。而且 本設計中所用到的 FLEX 系列芯片，其特有的結構能夠使 VHDL 語言的存儲器設計事半功倍。 在本次畢業(yè)設計過程中，我學會了應用 QuartusⅡ軟件和 MATLAB 軟件， 大大提高了設計效率， 基本上完成 了本課題的任務。但是還有許多需要完善的地方，如根據 FIR 數字濾波器的對稱性，我們可以改進設計的 VHDL 代碼，使只要用一半的系數即可實現濾波功能，這樣就可以節(jié)省大量的資源，使 得設計更具有實用性。 謝 辭 本文是在我的指導老師魯迎春老師的悉心的指導下完成的。他對我們的設計進行了細心的指導，幫我們補習沒有上過的課程，除了每次見面時的指導外，還通過電話和電子郵件的方式了解我們設計的進展情況，以及幫我們修改設計的程序和論文。魯老師嚴謹的治學態(tài)度，讓我們受益匪淺，也順利地完成畢業(yè)設計的任務。對此，我向魯老師表示衷誠的謝意！ 此外，我還要 特別學院為我們 所作的工作，免費開放機房，以及 學校四年來對我的培養(yǎng)與教育，在畢業(yè)設計期間學校 圖書館為我們建立了豐富的數據庫資源，為我們能順利完成畢業(yè)設計提供了很大的幫助。 最后我要感謝父母長期以來對我的支持，以及同學的幫助，才能使我得以順利完成本次畢業(yè)設計。再次向他們表示衷心的感謝！ 參考文獻 [1] 鄭君里 . 《信號與系統》 北京：高等教育出版社 2020 [2] 義勝 《信號處理濾波器設計》 北京：電子工業(yè)出版社 2020 [3] 侯伯亨 《 VHDL 硬件描述語言與數字邏輯電路設計》 西安電子科技大學出版社 [4] 胡廣書編著《 數字信號處理 —— 理論、算法與實現》 清華大學出版社 [5] 丁玉美、高西全編著《數字信號處理》第二版 西安電子科技大學出版社 [6] 林敏、方穎立編著《 VHDL 數字系統設計與高層次綜合》 電子工業(yè)出版社 [7] Uwe Meyer－ Baese 著，劉凌、胡永生譯《數字信號處理的 FPGA 實現》 清華大學出版社 [8] 潘松、黃繼業(yè)《 EDA 技術實用教程》 科學出版社 [9] 張欣《 VLSI數字信號處理 —— 設計與實現》 清華大學出版社 [10] 范影樂、楊勝天、李軼編著《 MATLAB 仿真應用詳解》 人民郵電出版社 [11] 甘歷編著《 VHDL 應用與開發(fā)實踐》 科學出版社 [12]