【文章內容簡介】 7 頁 共 36 頁 4 FIR 數(shù)字濾波器的 FPGA 設計及仿真 本章采用 VHDL 語言，利用 FPGA 的查找表結構，完成了一個基于分布式算法的 256 階 FIR 低通數(shù)字濾波器的程序設計。在設計中采用模塊化、參數(shù)化設計方法，簡化了設計過程，并將設計結果進行了仿真驗證。 FIR 數(shù)字濾波器分布式算法的基本原理 分布式算法（ Distributed Arithmetic, DA）是 1973 年由 Crosier 提出來的，后來 Peled 和 Liu 進行了推廣工作，直到現(xiàn)場可編程門陣列（ FPGA）的查找表（ Look Up Table LUT）結構的出現(xiàn)，這種方法才受到重視，其主要原理如下。 為了分析簡單起見，將 FIR 濾波器的表達式改寫為： 112211001k0y????????????????? ?kkkk kxhxhxhxhxh (4–1) 設 ? ?1,0,210 ??? ??? kbbBb kbk xxx ，其中 Xkb 表示 Xk 中的第 b 位， xk 即 x 的第 k次采樣，則 y 可以表示為： ?? ???? ??1010Bb kbkk k xhy (4–2) 重新分別求和，其結果可表示成如下形式： kbkk kBbb xhy ?? ?? ????1010 2 (4–3) 可以看出，分布式算法是一種以實現(xiàn)乘加運算為目的的運算方法，與傳統(tǒng)的乘累加不同在于執(zhí)行部分積運算的先后順序不同，這個過程可用圖 的結構來實現(xiàn)，可以看出，該算法可以利用一個查找表（ LUT）實現(xiàn)映射，即 2K 字寬（ 即2K 行），預先編好程序的 LUT 接受一個 k 位輸入量 xb=[x0bx1bx(k1)b]的映 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 18 頁 共 36 頁 射，經查找表的查找后直接輸出部分積 kbkk k xhbo u tta b le ?? ???10)(_ ，算法中的乘法以位權 2b 可以通過圖中的寄存器和累加器完成，在 K 次循環(huán)后完成計算結束。這個過程共進行了 B 次查找和 B 次累加 [15]。 12)(_2/ ????? Bbo u tta b leyy ( 4–4) L U T累加器寄存器2 1t a b l e _ o u tX0 ( B 1 )X1 ( B 1 )X( k 1 ) ( B 1 )………X0 1X1 1X( k 1 ) 1X0 0X1 0X( k 1 ) 0… … … …位 移 寄 存 器Y 圖 DA 算法結構圖 FPGA 設計流程 確定了濾波器的實現(xiàn)方案后，就可以借助 FPGA 來設計了。 FPGA 設計是指利用 EDA 軟件 (Altera 公司的 Max+plusⅡ 、 QuartusⅡ 等 )和編程工具對器件進行開發(fā)的過程。本設計是在 QuartusⅡ 開發(fā)平臺上進行的， FPGA 的設計流程如圖 所示。 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 19 頁 共 36 頁 圖 FPGA 設計流程 1. 設計準備 按照設計需求，進行方案確定和器件選擇工作。在第三章已經確定了 FIR 濾波器的實現(xiàn)方案，鑒于實現(xiàn)這一方案要用到查找表 結構，所以選擇了具備查找表結構的 FLEX 10K 元器件。 2. 設計輸入 設計者將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計算機的過程稱為設計輸入。設計輸入通常有原理圖輸入方式、硬件描述語言輸入方式和波形輸入方式三種方式，在本設計中采用硬件描述語言輸入方式，即VHDL 輸入方式。 3. 設計處理 這是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合和優(yōu)化，并適當?shù)赜靡黄蚨嗥骷詣舆M行適配，最后產生編程用的編程文件。設計處理包括語法檢查和設計規(guī)則檢查、邏輯 優(yōu)化和綜合、適配和分割、布局和布線及生成編程數(shù)據文件等七個步驟。 4. 器件編程 對 FPGA 來說是將位流數(shù)據文件 “配置 ”到 FPGA 中去，這樣，配置的芯片就能夠執(zhí)行所設計的系統(tǒng)的功能。 設計準備 設 計 輸 入 原理圖 /硬件描述 設計處理 優(yōu)化 器件編程 功能仿真 時序仿真 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 20 頁 共 36 頁 FIR 濾波器各功能模塊的具體實現(xiàn) FPGA 有著規(guī)整的內部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務，相對于串行運算為主導的通用 DSP 芯片來說，其并行性和可擴展性更好，更適合 FIR 濾波器的設計。 FIR 濾波器的總體結構 設計的 FIR 濾波器可以分為以下三種模塊：寄存器模塊、加法器模塊、乘法器模塊。 寄存器模塊 對模塊進行邏輯設計時，采用了 VHDL 文本輸入方式。 VHDL 語言的一個基本設計單元是由實體說明（ ENTITY Declaration）和構造體說明（ ARCHITECTURE Body）兩部分構成，對端口的定義以及對參數(shù)的說明都包含在實體（ ENTITY）部分，設計時將移位寄存器命名為 dff8。寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置 置 0 的功能即可，在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉，正跳沿后輸入即被封鎖。 此模塊程序如下： LIBRARY IEEE。 USE 。 ENTITY dff8 IS GENERIC (width_1:integer:=7。 width_2:integer:=7。 PORT( clk : IN STD_LOGIC。 clear : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(width_1 DOWNTO 0)。 Dout : OUT STD_LOGIC_VECTOR(width_2 DOWNTO 0) )。 END dff8。 ARCHITECTURE a OF dff8 IS BEGIN 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 21 頁 共 36 頁 PROCESS(clk,clear) BEGIN IF clear=39。139。 THEN Dout=00000000。 ELSIF clear=39。039。 THEN IF(clk39。EVENT AND clk=39。139。) THEN Dout = Din。 END IF。 END IF。 END PROCESS。 END a。 程序中的前兩句是庫和包集合說明，語句 IEEE 是程序中要用到的庫。從語句 “ENTITY dff8 IS”開始到 “END dff8”為止是實體說明語句，在實體說明中定義了 3 個輸入端口和 1 個輸出端口，這個輸入分別是時鐘信號 clk、清零信號 clear、輸入信號 Din；輸出信號 Dout。 std_logic、 std_logic_vector 是 IEEE 定制的標準化數(shù)據類型。在 dff8 模塊的實體說明中又定義了 2 個參數(shù)， width_1 是輸入信號的寬度， width_2 是輸出信號的寬度； 2 個參數(shù)的數(shù)據類型均為整數(shù)類型 ，后面的數(shù)據是對參數(shù)賦予的值，改變這個值就修改了參數(shù)。從語句 “ARCHITECTURE a OF dff8 IS”到 “END a”是對構造體的描述，它對模塊內部的功能進行了說明。 設計的 dff8 模塊的邏輯符號如圖 所示。 圖 dff8 模塊的邏輯符號 寄存器的波形仿真如圖 所示。 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 22 頁 共 36 頁 圖 寄存器的波形仿真 在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉，正跳沿后輸入即被封鎖，仿真結果表明 dff8 模塊的功能完全正確。 加法器模塊 在將兩個多位二進制數(shù)相加時，除了最低位以外， 每一位都應該考慮來自低位的進位，即將兩個對應位的加數(shù)和來自低位的進位 3 個數(shù)相加。這種運算稱為全加，所用的電路稱為全加器。 多位加法器的構成有兩種方式：并行進位和串行進位。并行進位加法器設有進位產生邏輯，預算速度較快；串行進位方式是將全加器級聯(lián)構成多位加法器。并行進位加法器通常比串行級聯(lián)加法器占用更多的資源。隨著為數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點。 本次設計采用的是并行加法器方式。實現(xiàn)兩個二進制數(shù)字的相加運算。當?shù)竭_時 鐘上升沿時，將兩數(shù)輸入，運算，輸出結果。 此模塊程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY add121616 is GENERIC ( add_1:integer:=11。 add_2:integer:=15。 add_3:integer:=15。 PORT(clk : in STD_LOGIC。 Din1 :in signed (add_1 downto 0)。 Din2 :in signed (add_2 downto 0)。 Dout:out signed (add_3 downto 0))。 基于 FPGA的 FIR數(shù)字濾波器的設計及仿真 第 23 頁 共 36 頁 END add121616。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(add_3 downto 0)。 BEGIN s1=(Din1(add_1)amp。Din1(add_1)amp。Din1(add_1)amp。Din1(add_1)amp。Din1)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk =39。139。 then Dout=s1+Din2。 end if。 end process。 end a。 程序中的前三句是庫和包集合說明，語句 IEEE 是程序中要