【正文】 加密功能，以充分保護(hù)的安全設(shè)計(jì)。有 168個(gè)專用的 18 位 x 18 位乘法器和快速進(jìn)位邏輯鏈。 [2~11] 的 VirtexIIFPGA 結(jié)構(gòu) 各種可編程的單位，主要用于高密度和高性能的邏輯設(shè)計(jì)， VirtexII 系列FPGA 可編程邏輯塊（可配置邏輯塊 CLB）的組成，如圖 31 所示，由 SelectRAM塊，乘法器，全局時(shí)鐘緩沖器和一個(gè)可編程的 IOB 組成。兩個(gè)存儲(chǔ)單元可以編程為電平觸發(fā)鎖存或邊沿觸發(fā)的 D 觸發(fā)器。分配給每個(gè)全局時(shí)鐘緩沖器時(shí)鐘引腳時(shí)鐘信號(hào)，可由全局時(shí)鐘緩沖器來支持差分對(duì)驅(qū)動(dòng)程序，直接驅(qū) 動(dòng)到每個(gè)設(shè)備。頻率合成器，可以得到高精度相移輸出的相移。數(shù)字濾波器是數(shù)字信號(hào)處理中使用最廣泛的一種線性系統(tǒng)環(huán)節(jié)，圖 給出了一個(gè)具有模擬輸入信號(hào)和輸出信號(hào)的實(shí)時(shí)數(shù)字濾波器的簡(jiǎn)化框圖。 圖 實(shí)時(shí)數(shù)字濾波器的簡(jiǎn)化框圖 在信號(hào)處理中，為了防止采樣過程中的混疊現(xiàn)象，必須在 A/D 轉(zhuǎn)換之前使用低通濾波器，把 1/2 采樣頻率以上的信號(hào)衰減掉。上圖描述的兩個(gè)序列卷積的例子。 濾波器的結(jié)構(gòu) FIR 濾波器的單位脈沖響應(yīng) h(k)均為實(shí)數(shù)，在幅度上只要滿足下列兩個(gè)條件之一，就能構(gòu)成線性相位 FIR濾波器。對(duì)于每次采樣，只 y(n)都要進(jìn)行 K 次連續(xù)的乘法和 (K1)次加法操作。第二，無論系數(shù)量化誤差多大，采用直接型結(jié)構(gòu)都能獲得準(zhǔn)確的線性相位。 窗函數(shù)設(shè)計(jì)的基本原理是 :從所要求的理想濾波器的頻率響應(yīng) Hd(ejw)出發(fā)，經(jīng)過反傅立葉變換導(dǎo)出 hd(n) ? ? dweeHnh jw njwdd ??????21)( ( 3–4) 由于 hd(n)的無 限長(zhǎng)，所以要對(duì)其進(jìn)行加窗處理，以得到滿足要求的單位脈沖響應(yīng) h(n) ? ? ? ? )(nhnwnh d?? ( 3–5) 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 12 頁 共 36 頁 已經(jīng)認(rèn)可并發(fā)表的窗函數(shù)的數(shù)量非常多，最常用的窗函數(shù) (用 w(n)表示 )基本參數(shù)如表 所示 [10]。因此，實(shí)際選用的窗函數(shù)往往是它們的折中。70， 0， 0， 0， 177。 圖 濾波器系數(shù) 經(jīng)過計(jì)算，得到附錄圖 B(a)為脈沖響應(yīng)波形圖，圖附錄圖 B(b)為其幅頻特性曲線，圖附錄圖 B(c)為相頻特性曲線。本系統(tǒng)為硬件實(shí)現(xiàn)，僅分析量化后單位脈沖響應(yīng)系數(shù)的有限字長(zhǎng)對(duì)性能的影響。 (3)實(shí)現(xiàn)結(jié)構(gòu)的選擇 用一個(gè)適當(dāng)?shù)慕Y(jié)構(gòu) (直接型、格型和級(jí)聯(lián)型 )來表示濾波器的實(shí)現(xiàn)結(jié)構(gòu)。最后從實(shí)際應(yīng)用設(shè)計(jì)出發(fā)提出一個(gè) FIR 濾波器設(shè)計(jì)流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計(jì)算、系 數(shù)的量化等，按照此流程即能設(shè)計(jì)出滿足實(shí)際性能需求的數(shù)字濾波器。 為了分析簡(jiǎn)單起見，將 FIR 濾波器的表達(dá)式改寫為： 112211001k0y????????????????? ?kkkk kxhxhxhxhxh (4–1) 設(shè) ? ?1,0,210 ??? ??? kbbBb kbk xxx ，其中 Xkb 表示 Xk 中的第 b 位， xk 即 x 的第 k次采樣，則 y 可以表示為： ?? ???? ??1010Bb kbkk k xhy (4–2) 重新分別求和，其結(jié)果可表示成如下形式： kbkk kBbb xhy ?? ?? ????1010 2 (4–3) 可以看出，分布式算法是一種以實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法，與傳統(tǒng)的乘累加不同在于執(zhí)行部分積運(yùn)算的先后順序不同，這個(gè)過程可用圖 的結(jié)構(gòu)來實(shí)現(xiàn)，可以看出，該算法可以利用一個(gè)查找表（ LUT）實(shí)現(xiàn)映射，即 2K 字寬（ 即2K 行），預(yù)先編好程序的 LUT 接受一個(gè) k 位輸入量 xb=[x0bx(k1)b]的映 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 18 頁 共 36 頁 射，經(jīng)查找表的查找后直接輸出部分積 kbkk k xhbo u tta b le ?? ???10)(_ ，算法中的乘法以位權(quán) 2b 可以通過圖中的寄存器和累加器完成，在 K 次循環(huán)后完成計(jì)算結(jié)束。本設(shè)計(jì)是在 QuartusⅡ 開發(fā)平臺(tái)上進(jìn)行的， FPGA 的設(shè)計(jì)流程如圖 所示。設(shè)計(jì)輸入通常有原理圖輸入方式、硬件描述語言輸入方式和波形輸入方式三種方式，在本設(shè)計(jì)中采用硬件描述語言輸入方式，即VHDL 輸入方式。 4. 器件編程 對(duì) FPGA 來說是將位流數(shù)據(jù)文件 “配置 ”到 FPGA 中去，這樣，配置的芯片就能夠執(zhí)行所設(shè)計(jì)的系統(tǒng)的功能。 VHDL 語言的一個(gè)基本設(shè)計(jì)單元是由實(shí)體說明（ ENTITY Declaration）和構(gòu)造體說明（ ARCHITECTURE Body）兩部分構(gòu)成，對(duì)端口的定義以及對(duì)參數(shù)的說明都包含在實(shí)體（ ENTITY）部分，設(shè)計(jì)時(shí)將移位寄存器命名為 dff8。 ENTITY dff8 IS GENERIC (width_1:integer:=7。 Din : IN STD_LOGIC_VECTOR(width_1 DOWNTO 0)。139。 THEN IF(clk39。 END IF。 程序中的前兩句是庫和包集合說明，語句 IEEE 是程序中要用到的庫。從語句 “ARCHITECTURE a OF dff8 IS”到 “END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說明。 加法器模塊 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外， 每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位 3 個(gè)數(shù)相加。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。當(dāng)?shù)竭_(dá)時(shí) 鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 ENTITY add121616 is GENERIC ( add_1:integer:=11。 Din1 :in signed (add_1 downto 0)。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(add_3 downto 0)。Din1(add_1)amp。139。 end a。從語句 “ARCHITECTURE a OF add121616 IS”到 “END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說明。 乘法器模塊 從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。 此模塊程序如下： LIBRARY ieee。 mult_2:=12。 Din : IN SIGNED (mult_1 DOWNTO 0)。 SIGNAL s2 : SIGNED (mult_3 DOWNTO 0)。 s2(mult_3 DOWNTO 1)=Din。039。s1(mult_4 downto 1))+(0000amp。amp。 end process。 then Dout=s3。 程序中的前三句是庫和包集合說明，語句 IEEE 是程序中要用到的 庫。本模塊實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。 FIR 濾波器整體電路 1）設(shè)定輸入信號(hào) 根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是： [177。70， …] 我們?nèi)我庠O(shè)定輸入信號(hào)為： X＝ [99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0，0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0] 2）輸出信號(hào)理論值 由 FIR 數(shù)字濾波器的公式 ? ? ? ? ? ? ? ? ? ?? ??? ?? ???? 102/01NiNiinsihinxihny FIR 濾波器整體電路仿真結(jié)果如圖 所示。通過 QuartusⅡ 的仿真驗(yàn)證，可以得到以下結(jié)論： (1) 采用 8 輸入查找表進(jìn)行分布式算法 ,設(shè)計(jì)了一個(gè)輸入 8 位，輸出 8 位的256 階線性相位 FIR 濾波器，簡(jiǎn)化了傳統(tǒng)的 MAC 設(shè)計(jì)。FPGA 的 DSP 解決方案為數(shù)字信號(hào)處理開創(chuàng)了新的領(lǐng)域，使得構(gòu)造的數(shù)字信號(hào)處理系統(tǒng)能夠保持基于軟件解決方案的靈活性又能接近 ASIC 的性能，為設(shè)計(jì)人員開辟了廣闊、自由的發(fā)展空間，具有很好的應(yīng)用前景 [1617]。 本文的主要結(jié)論如下： (1) 數(shù)字濾波器具有穩(wěn)定性好、精度高、工作頻率范圍廣、體積小、功耗低等的優(yōu)點(diǎn)，有限沖激響應(yīng)（ FIR）數(shù)字濾波器因其具有嚴(yán)格的線性相位特性而得到廣泛應(yīng)用。 本人認(rèn)真進(jìn)行了本課題的研究并完成了本論文，由于時(shí)間和水平有限，沒有 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 30 頁 共 36 頁 制作出實(shí)際電路來進(jìn)行濾波效果測(cè)試，而且論文中可能出現(xiàn)錯(cuò)誤和不足之處，敬請(qǐng)大家批評(píng)指正 。 Torkleson M． FPGA implementation of FIR filters using pipelined bitserial Canonical Signed Digit muhipli— erfi[J]． IEEE Custom Integrated Circuits Conference． 1994 [18] MeyerBaese U． Digital signal processing with field programmable gate arrays[M]． SpringerVerlag． 20xx 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 33 頁 共 36 頁 致 謝 本學(xué)位論文是在長(zhǎng)沙理工大學(xué)電氣與信息工程學(xué)院劉橋老師的指導(dǎo)下完成的，從論文選題到完成論文都得到了劉老師的悉心指點(diǎn)，劉老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和求實(shí)精神、忘我的工作作風(fēng)、學(xué)術(shù)上的遠(yuǎn)見和生活上的平易近人，時(shí)刻激勵(lì)著學(xué)生，是學(xué)生畢生學(xué)習(xí)的榜樣。與他進(jìn)行了多次有益的探討和交流，得到了許多啟發(fā)。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示 了謝意。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 涉密論文按學(xué)校規(guī)定處理。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁以上的雙面打印 4）圖表應(yīng)繪制于無格子的頁面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它