【正文】 于 FPGA 的 DSP 系統(tǒng)開發(fā)。ModelSim 最大的特點是其強大的調(diào)試功能，先進的數(shù)據(jù)流窗口，可以迅速地追蹤到產(chǎn)生不定或者錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；可以實現(xiàn)與 Matlab的 Simulink的聯(lián)合仿真。由于人眼暫留時間，只有當畫面刷新頻率大于 50Hz時才不會出現(xiàn)閃爍現(xiàn)象。 AB,s_clk用于驅(qū)動 74HC164； ser， sclk， rclk用于驅(qū)動 74HC595。移完所有 32位數(shù)據(jù)時， rclk產(chǎn)生一脈沖信號將列數(shù)據(jù)鎖存。 其中， key_up表示上鍵標志信號， key_down表示下鍵標志信號， key_stop為停止移位標志信號， row_data為行數(shù)據(jù)輸出。當有其他鍵按下時則觸發(fā)移位。 以下為模塊的例化程序： module column_control( input clk, input rst, 圖 44 行數(shù)據(jù)控制仿真波形 南昌航空大學學士學位論文 18 input key_left, input key_right, input key_stop, input [31:0] rdata, output [31:0] data )。h05_05_A0_A0，每 。 （ 3）當按鍵被釋放時，電平檢測模塊會拉高 L2H_Sig，然后拉低。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。它是配置波特率的模塊。以 20Mhz時鐘頻率要得到上述的定時需要設置的計數(shù)次數(shù) N： N = / ( 1 / 20Mhz ) = 2083 如果從零開始算起 2083 1 亦即 2082 個計數(shù)。針對串口的配置主要是 1幀 11位的數(shù)據(jù)，重視八位數(shù)據(jù)位，無視起始位、校驗位和結束位。當串口接收頂層控制模塊接收到串口接收模塊反饋的完成信號，就會關閉串口接收模塊。 FIFO的深度： THE DEEPTH，它指的是 FIFO可以存儲多少個 N位的數(shù)據(jù)（如果寬度為 N）。 讀指針：指向下一個讀出地址。 以下是數(shù)據(jù)處理模塊的端口實例化程序： module address ( input CLK, input RSTn, input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 程序設計思路： （ 1）讀取高四位，使用 case 語句判 斷 BCD 值，當接收到行掃完畢標志后（ isdone），送顯相應 BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯； （ 2）讀取低四位，使用 case 語句判斷 BCD 值，當接收到行掃完畢標志后（ isdone），送顯相應 BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯。 _function模塊端口實例化程序： module _function( input CLK, input RSTn, input [1:0] start, output done, input [7:0] addr, input [7:0] write_data, output [7:0] read_data, output rst, output sclk, inout SIO )。 其中， cmd為 8位命令； wrtime保存待寫數(shù)據(jù)； rdtime保存讀取的時鐘； start控制 _function模塊讀寫操作選擇 ； done為 _function完成一次操作后的觸發(fā)信號；done_sig完成一次時鐘操作的標志信號；其他信號都是用于聯(lián)絡 _function模塊。反之，后四位全為零時進行寫 操作，置 start為 2’ b10。 基本設置： 每一位 停留時間 1ms；一次性掃描時間 6ms；掃描頻率 。檢查 +5V、5V的電源線是否全部連接好，電源和地是否有短 路，每個芯片插座的電源端是否都連接在一起，每個芯片插座的地端是否都連接在一起。 第二步，檢測 LED 點陣好壞。 系統(tǒng)軟硬件聯(lián)調(diào) 第一步：連接好 LED 點陣模塊，將驅(qū)動點陣顯示“好”字的程序下載到 FPGA 中，運行程序。 第二步：將串口接收模塊下載到 FPGA 中，運行程序。通過按鍵可以控制 led 燈的亮和滅，說明按鍵模塊正確。 第六步：將數(shù)碼管顯示程序下載到 FPGA 中，發(fā)現(xiàn)數(shù)碼管六位顯示數(shù)據(jù)，但是顯示都是七段數(shù)碼管全部點亮，而且閃爍感強烈。系統(tǒng)成功顯示。雖然出現(xiàn)了一些問題，但經(jīng)過老師的悉心指導和同學們的幫助，并結合學過的理論知識，將出現(xiàn)的問題一一解決。這次畢業(yè)設計最大的收獲就是能夠?qū)W以致用，理論與實踐相結合，并能根據(jù)實踐加深對理論的理解，提高了自己發(fā)現(xiàn)問題、分析問題、解決問題的能力，獲益匪淺。在這次課題的完成過程中，不僅加深了對已學專業(yè)理論知識的理解，而且還學到了許多新知識，拓展了知識面，大大地提高了動手、分析問題能力和解決問題的能力。 [7].梁志明 .基于 FPGA 的大屏幕全彩 LED 掃描控制器設計 [J].北京 :液晶與顯示 20xx,4 [8].羅中華 .LED 信息顯示屏系統(tǒng)的設計 [D].南昌 :南昌大學碩士論文 ,20xx [9].張建軍 ,陳鐘榮 .基于可編程邏輯器件的 LED顯示屏控制系統(tǒng)設計 [J].北京 :液晶與顯示 ,20xx,21(4) [10].夏宇聞 .Verilog 數(shù)字系統(tǒng)設計教程 [M].北京：北京航空航天大學出版社， 20xx [11].何立民 .單片機應用系統(tǒng)設計 [M].北京 :北京航空航天大學出版社 ,1990. [12].任曉東 .CPLD/FPGA 高級應用開發(fā)指南 [M].北京 :電子工業(yè)出版社 ,20xx. [13].鄭喜鳳 ,尹柱霞 ,嚴飛 .LED 顯示控制系統(tǒng)中 SDRAM 控制器的設計 [J].液晶與顯示 ,20xx ,24 (3) :4232428. [14].張齊 ,鄭金輝 ,李登紅 ,等 .基于 FPGA 的 LED 顯示屏逐點檢測系統(tǒng)的設計與實現(xiàn)[J]. 液晶與顯示 ,20xx,23(5):6052610. [15].郝亞茹 ,王瑞光 ,陳宇 ,等 .基于高效動態(tài)內(nèi)存的 LED顯示系統(tǒng)設計 [J].液晶與顯示 ,20xx,23(5):5822587. 南昌航空大學學士學位論文 31 致 謝 在本課題的整個設計制作過程中，得到了許多老師和同學的幫助，借此機會向他們表示誠摯的謝意。雖然，徐老師的離去使我的心情低落了一段時間，但是他的那份執(zhí)著的精神，認真的工作態(tài)度可能影響我一輩子。從鄒老師那里學到的不僅僅是學術方面的知識，更重要的是嚴謹?shù)闹螌W態(tài)度，科學的分析問題、解決問題的思維方法。 最后，在我即將畢業(yè)之際對南昌航空大學信息工程學院所有老 師表示深深的謝意，在您們的指導下我學到了許多理論知識，并在實踐性環(huán)節(jié)中不斷提升自己的動手能力，形成了良好的分析問題、解決問題的能力，衷心感謝你們！ 南昌航空大學學士學位論文 32 附 錄 附錄 A：原理圖 南昌航空大學學士學位論文 33 南昌航空大學學士學位論文 34 附錄 B： FPGA I/O 口分配表 南昌航空大學學士學位論文 35 附錄 C：代碼 主模塊 module dianzheng( input CLK, input RSTn, input RX_Pin_In, output AB, output s_clk, output ser, output sclk, output rclk, input [4:0] Key_In, output rst, output [7:0] smg_data, output [5:0] scan, output sclk_rtc, inout SIO )。 du_read u1( .CLK(CLK), .RSTn(RSTn), .du_data(rdata[15:0]), .isdone(isdone) )。 column_control u3( .clk(CLK), .rst(RSTn), .key_left(Key_Out[2]), .key_right(Key_Out[1]), .key_stop(Key_Out[0]), .rdata(rdata), .data(data) )。 rtc_smg u6( .CLK(CLK), .RSTn(RSTn), .scan(scan), .smg_data(smg_data), .rst(rst), .sclk(sclk_rtc), .SIO(SIO) )。 rx_interface U1 ( .CLK( CLK ), .RSTn( RSTn ), .RX_Pin_In( RX_Pin_In ), // input from top .Read_Req_Sig( Read_Req_Sig ), // input from U2 .FIFO_Read_Data( FIFO_Read_Data ), // output to U2 .Empty_Sig( Empty_Sig ) // output to U2 )。 /******************************/ displ U3( .CLK(CLK), .RSTn(RSTn), .FIFO_Write_Data( FIFO_Write_Data ), .write_data(write_data), .isdone(isdone) )。 input RX_Pin_In。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin H2L_F1 = 139。 end else begin H2L_F1 = RX_Pin_In。 /***************************************/ Endmodule 波特率發(fā)生模塊 module rx_bps_module ( CLK, RSTn, Count_Sig, BPS_CLK )。 output BPS_CLK。 else if( Count_BPS == 1239。b1。d1041 ) ? 139。 input CLK。 input RX_Pin_In。 output RX_Done_Sig。 reg isDone。d0。b0。 isCount = 139。b1。d4, 439。d8, 439。 end 439。d11 : if( BPS_CLK ) begin i = i + 139。b1。b0。 isDone = 139。 assign RX_Done_Sig = isDone。 reg isRX。b0。b0。b1。b1