【正文】 b1。 reg isRX。b1。d4, 439。d0。 input CLK。 output BPS_CLK。 input RX_Pin_In。 column_control u3( .clk(CLK), .rst(RSTn), .key_left(Key_Out[2]), .key_right(Key_Out[1]), .key_stop(Key_Out[0]), .rdata(rdata), .data(data) )。雖然，徐老師的離去使我的心情低落了一段時(shí)間，但是他的那份執(zhí)著的精神，認(rèn)真的工作態(tài)度可能影響我一輩子。雖然出現(xiàn)了一些問題，但經(jīng)過老師的悉心指導(dǎo)和同學(xué)們的幫助，并結(jié)合學(xué)過的理論知識(shí)，將出現(xiàn)的問題一一解決。 第二步：將串口接收模塊下載到 FPGA 中，運(yùn)行程序。 基本設(shè)置： 每一位 停留時(shí)間 1ms；一次性掃描時(shí)間 6ms；掃描頻率 。 程序設(shè)計(jì)思路： （ 1）讀取高四位，使用 case 語句判 斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯； （ 2）讀取低四位，使用 case 語句判斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯。當(dāng)串口接收頂層控制模塊接收到串口接收模塊反饋的完成信號(hào)，就會(huì)關(guān)閉串口接收模塊。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。當(dāng)有其他鍵按下時(shí)則觸發(fā)移位。由于人眼暫留時(shí)間，只有當(dāng)畫面刷新頻率大于 50Hz時(shí)才不會(huì)出現(xiàn)閃爍現(xiàn)象。由于 Verilog在其門級(jí)描述的底層，也就是在晶體管開關(guān)的描述方面比 VHDL有更強(qiáng)的功能，所以，即使是 VHDL的設(shè)計(jì)環(huán)境，在底層實(shí)質(zhì)上也是由 Verilog HDL描述的器件庫所支持的 [1]。 控制字的最高有效位（位 7）必須是邏輯 1，如果它為 0，則不能把數(shù)據(jù)寫入到DS1302 中。該引腳有兩個(gè)功能：第一， CE 開始控制字訪問移位寄存器的控制邏輯；其次， CE提供結(jié)束單字節(jié)或多字節(jié)數(shù)據(jù)傳輸?shù)姆椒?。移位寄存器有一個(gè)串行移位輸入（ SER），和一個(gè)串行輸出（ QH’），電路將其接入下一個(gè) IC 的輸入（ SER）組成 16 位移位存儲(chǔ)。 RS232 串口用于上位機(jī)與下位機(jī)的數(shù)據(jù)傳輸， JTAG 接口用于程序下載與調(diào)試。 方案比較及確定： 首先，考慮占用 I/O口數(shù)量，方案一使用了 15個(gè) I/O口，而方案二只使用了 5個(gè)。其中 Altera 更適合教學(xué)使用，對(duì)于初學(xué)者來說入門門檻比較低。 研究?jī)?nèi)容 本課題為基于 Altera 公司 FPGA 芯片的電子顯示屏的研究，配備相應(yīng)的 PC 機(jī)軟件， 可 實(shí)現(xiàn) 合攏、開簾 、上下左右移動(dòng)等顯示 形式 ，并可顯示 時(shí)鐘。在世界各國環(huán)保議題日漸重視的趨勢(shì)下， LED 照明產(chǎn)業(yè)將扮演極重要的角色，其主要應(yīng)用在于室內(nèi)、室外照明以及街燈等高功率產(chǎn)品。一方面，隨著微電子技術(shù)的發(fā)展和生產(chǎn)工藝的提高，器件的性能大有很大的提高，出現(xiàn)了高性能的現(xiàn)場(chǎng)可編程邏輯器件（ FPGA）， FPGA具有處理速度高、可靠性高、高容量和集成度高等特點(diǎn)，在大屏幕顯示系統(tǒng)設(shè)計(jì)中使用 FPGA可以滿足現(xiàn)在的 LED大屏幕系統(tǒng)對(duì)于處理視頻數(shù)據(jù)的高速要求，同時(shí)改善電 路的性能，縮小系統(tǒng)的體積。 目前，美國和中國臺(tái)灣地區(qū)邏輯電路設(shè)計(jì)和制造廠家大都以 Verilog HDL 為主，中國大陸地區(qū)目前學(xué)習(xí)使用 Verilog HDL 已經(jīng)超過 VHDL。軟件部分根據(jù)各芯片的時(shí)序圖進(jìn)行模塊編程，消除了競(jìng)爭(zhēng)和冒險(xiǎn)。 方案二： 使用兩個(gè)移位寄存器 74HC595（帶存儲(chǔ)器 ） 和兩個(gè)移位寄存器 74HC164 驅(qū)動(dòng) 16*16 的點(diǎn)陣， 74HC595 負(fù)責(zé)列掃 描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù)據(jù)。一次復(fù)位后產(chǎn)生一脈沖信號(hào)，下降沿時(shí)觸發(fā)芯片復(fù)位。 如圖 37所示，移位寄存器和存儲(chǔ)器是不同的時(shí)鐘輸入。 南昌航空大學(xué)學(xué)士學(xué)位論文 10 ： Vcc1：主電源； Vcc2：備份電源。它不僅要向寄存器寫入控制字，還需要讀取相應(yīng)寄存器的數(shù)據(jù)。 圖 316 時(shí)鐘電路 圖 317 數(shù)碼管顯示 南昌航空大學(xué)學(xué)士學(xué)位論文 14 第四章 基于 FPGA的 LED點(diǎn)陣顯示的軟件設(shè)計(jì) Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 FPGA的編程語言常用的有二種，一種是 VHDL，一種是 Verilog HDL。 系統(tǒng)軟件總體結(jié)構(gòu) 圖 42 系統(tǒng) 軟件總體模塊結(jié)構(gòu) 南昌航空大學(xué)學(xué)士學(xué)位論文 16 LED 點(diǎn)陣顯示模塊 LED 點(diǎn)陣顯示驅(qū)動(dòng) LED點(diǎn)陣顯示模塊完成對(duì)行掃描和列選擇。靜態(tài)顯示時(shí)，只要進(jìn)行逐行掃描，第 i位出現(xiàn)‘ 0’時(shí)，則選通第 i行。 圖 45 列數(shù)據(jù)左移仿真波形 圖 46 一位按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 19 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時(shí)， 就會(huì)利用 10ms過濾 H2L_Sig,然后拉低輸出。當(dāng) RX_En_Sig拉高，這個(gè)模塊就開始工作，它將采集來自 RX_Pin_In的數(shù)據(jù)，當(dāng)完成一幀數(shù)據(jù)接收的時(shí)候，就會(huì)產(chǎn)生一個(gè)高脈沖給 RX_Done_Sig。 其中，輸入保存在 FIFO 中上位機(jī)發(fā)送的數(shù)據(jù)，上位機(jī)使用串口小助手發(fā)送數(shù)據(jù)，發(fā)送數(shù)據(jù)類型為十六進(jìn)制，每次發(fā)送 8 位數(shù)據(jù)位。 數(shù)碼管顯示模塊 此模塊用于在數(shù)碼管上顯示六位十六進(jìn)制數(shù)。發(fā)現(xiàn)顯示微弱，而且是亂碼，使用示波器分別測(cè)量 74HC164 和 74HC595的時(shí)鐘端，發(fā)現(xiàn)波形與理想波形產(chǎn)生偏差，重新計(jì)算后修改程序再測(cè)量時(shí)得到正確波形，但是仍然不顯示。 軟硬件調(diào)試均成功，基本完成本次設(shè)計(jì)課題。 首先感謝離去的徐精華老師。 wire [4:0] Key_Out。 /******************************/ Endmodule 串口接收檢測(cè)模塊 module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig )。 input CLK。b1 : 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 end 439。b1。 南昌航空大學(xué)學(xué)士學(xué)位論文 40 /*********************************************************/ Endmodule 串口接收模塊頂層控制模塊 module rx_top_control_module ( input CLK, input RSTn, input RX_Done_Sig, input [7:0]RX_Data, output RX_En_Sig, input Full_Sig, output Write_Req_Sig, output [7:0]FIFO_Write_Data )。 1: if( !Full_Sig ) i = i + 139。 end 3: begin isWrite = 139。 isWrite = 139。 isCount = 139。d7, 439。 isDone = 139。 input RX_En_Sig。d0。 reg H2L_F2。 displ_led u5( .clk(CLK), .rst(RSTn), .row_data(row_data), .data(data), .rclk(rclk), .sclk(sclk), .ser(ser), .AB(AB), .s_clk(s_clk), .isdone(isdone) )。在設(shè)計(jì)過程中，鄒老師給予我寶 貴的建議，幫助對(duì)本設(shè)計(jì)的原理， PCB 走線方面以及電路的調(diào)試方法的認(rèn)真指導(dǎo)，保證了本設(shè)計(jì)的設(shè)計(jì)及制作過程順利完成。成功激勵(lì)著我 們不斷前進(jìn)，而失敗使我們獲得寶貴的經(jīng)驗(yàn)，這些經(jīng)驗(yàn)不經(jīng)過實(shí)踐是無法得到的。 第四步 : 將按鍵控制 led 燈點(diǎn)亮的程序下載到 FPGA 中，運(yùn)行程序。對(duì)照硬件電路原理圖， PCB 板圖，用萬用表的蜂鳴檔檢查每條線路是否都導(dǎo)通。 圖 410 時(shí)鐘模塊 RTL 圖 南昌航空大學(xué)學(xué)士學(xué)位論文 23 讀寫時(shí)鐘芯片 如圖 410 所示，該模塊由 命令控制模塊和函數(shù)模塊組成。 FIFO的一些重要參數(shù) FIFO的寬度：也就是英文資料里常看到的 THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位。 rx_bps_module模塊是產(chǎn)生波特率定時(shí)的功能模塊。 列數(shù)據(jù)控制模塊 列數(shù)據(jù)控制模塊主要實(shí)現(xiàn)左右移動(dòng)、開簾、合攏四種顯示方式的控制。 以下代碼為 LED顯示模塊的端口例化程序： module displ_led( input clk, input rst, input [15:0] row_data, input [31:0] data, output rclk, output sclk, output ser, output AB, output s_clk, output isdone )。其中有許多語句，如 if語句、 case語句和 C語言中的對(duì)應(yīng)語句十分相似。在控制字指令輸入后的下一個(gè) SCLK 時(shí)鐘的上升沿時(shí)，數(shù)據(jù)被寫入 DS1302，數(shù)據(jù)輸入從最低位（ 0位）開始。當(dāng)為高時(shí)，選擇 12小時(shí)模式。 如圖 38 所示：輸入 A、 B 在 SCK 時(shí)鐘脈沖作用下移入寄存器。 JTAG 下載接口 JTAG 下載接口電路如圖 35 所示， 用于調(diào)試 FPGA。 最后，考慮功耗，兩種方案使用的是 s芯片功耗已經(jīng)非常 小。上電時(shí)， FPGA 將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后恢復(fù)為白片，內(nèi)部邏輯消失?；?FPGA 的 LED 點(diǎn)陣顯示屏的系統(tǒng) 框圖如圖 21 所示： 圖 系統(tǒng)總體框 圖 圖 21 系統(tǒng)總體框圖 FPGA 控制模塊 控制 時(shí)鐘模塊、點(diǎn)陣顯示模塊、上位機(jī)通信模塊 的協(xié)同工作，并分析、 處理 接收 的數(shù)據(jù)。以應(yīng)用產(chǎn)品來討論，戶外照明約占 12%，則具有相當(dāng)大的成長(zhǎng)空間，尤其以占有全球 38%戶外照明的中國市場(chǎng)為最。而這些指標(biāo)性能的優(yōu)劣 ,很大程度上決定于掃描控制器的性能。 盡管大尺寸液晶顯示在未來的幾年還有相當(dāng)大的市場(chǎng)份額，但針對(duì)大尺寸直下式背光源的驅(qū)動(dòng)和控制芯片的開發(fā)才剛剛有幾年的歷史。 用戶可以通過上位機(jī)軟件發(fā)送待顯示的數(shù)據(jù)給 FPGA 控制系統(tǒng)。 FPGA核心板與 LED顯示模 塊之間的通信也是通過 RS232串口實(shí)現(xiàn)的。 復(fù)位電路 如圖 32 所示，該復(fù)位電路可以實(shí)現(xiàn)對(duì)系統(tǒng)的初始化作用。列掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。采用雙電源供電（主電源和備用電源），可設(shè)置備用電源充電方式，提供了對(duì)后背電源進(jìn)行涓細(xì)電流充電的能力。當(dāng) WP位為 1時(shí)，寫保護(hù)位防止對(duì)任一寄存器的寫操作。每一個(gè)數(shù)碼管通過一個(gè) 9012 三極管放大電流。 ModelSim 仿真軟件綜述 ModelSim 由 Mentor Graphics 公司的子公司 Model Tech 公司開發(fā)，是業(yè)界最優(yōu)秀的 HDL 語言仿真器。 圖 43 點(diǎn)陣顯示驅(qū)動(dòng)仿真波形 南昌航空大學(xué)學(xué)士學(xué)位論文 17 行數(shù)據(jù)控制模塊 行數(shù)據(jù)控制模塊主要實(shí)現(xiàn)控制顯示的上下移位功能。 設(shè)計(jì)思路： （ 1）一旦檢測(cè)到有按鍵按下（高電平到低電平變化），電平檢查模塊就會(huì)拉高