【正文】 對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 本人認(rèn)真進(jìn)行了本課題的研究并完成了本論文，由于時(shí)間和水平有限，沒(méi)有 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 30 頁(yè) 共 36 頁(yè) 制作出實(shí)際電路來(lái)進(jìn)行濾波效果測(cè)試，而且論文中可能出現(xiàn)錯(cuò)誤和不足之處，敬請(qǐng)大家批評(píng)指正 。70， …] 我們?nèi)我庠O(shè)定輸入信號(hào)為： X＝ [99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0，0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0] 2）輸出信號(hào)理論值 由 FIR 數(shù)字濾波器的公式 ? ? ? ? ? ? ? ? ? ?? ??? ?? ???? 102/01NiNiinsihinxihny FIR 濾波器整體電路仿真結(jié)果如圖 所示。 then Dout=s3。039。 mult_2:=12。 end a。 Din1 :in signed (add_1 downto 0)。 加法器模塊 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外， 每一位都應(yīng)該考慮來(lái)自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位 3 個(gè)數(shù)相加。 THEN IF(clk39。 VHDL 語(yǔ)言的一個(gè)基本設(shè)計(jì)單元是由實(shí)體說(shuō)明（ ENTITY Declaration）和構(gòu)造體說(shuō)明（ ARCHITECTURE Body）兩部分構(gòu)成，對(duì)端口的定義以及對(duì)參數(shù)的說(shuō)明都包含在實(shí)體（ ENTITY）部分，設(shè)計(jì)時(shí)將移位寄存器命名為 dff8。x(k1)b]的映 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 18 頁(yè) 共 36 頁(yè) 射，經(jīng)查找表的查找后直接輸出部分積 kbkk k xhbo u tta b le ?? ???10)(_ ，算法中的乘法以位權(quán) 2b 可以通過(guò)圖中的寄存器和累加器完成，在 K 次循環(huán)后完成計(jì)算結(jié)束。本系統(tǒng)為硬件實(shí)現(xiàn)，僅分析量化后單位脈沖響應(yīng)系數(shù)的有限字長(zhǎng)對(duì)性能的影響。 窗函數(shù)設(shè)計(jì)的基本原理是 :從所要求的理想濾波器的頻率響應(yīng) Hd(ejw)出發(fā)，經(jīng)過(guò)反傅立葉變換導(dǎo)出 hd(n) ? ? dweeHnh jw njwdd ??????21)( ( 3–4) 由于 hd(n)的無(wú) 限長(zhǎng)，所以要對(duì)其進(jìn)行加窗處理，以得到滿足要求的單位脈沖響應(yīng) h(n) ? ? ? ? )(nhnwnh d?? ( 3–5) 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 12 頁(yè) 共 36 頁(yè) 已經(jīng)認(rèn)可并發(fā)表的窗函數(shù)的數(shù)量非常多，最常用的窗函數(shù) (用 w(n)表示 )基本參數(shù)如表 所示 [10]。上圖描述的兩個(gè)序列卷積的例子。分配給每個(gè)全局時(shí)鐘緩沖器時(shí)鐘引腳時(shí)鐘信號(hào)，可由全局時(shí)鐘緩沖器來(lái)支持差分對(duì)驅(qū)動(dòng)程序，直接驅(qū) 動(dòng)到每個(gè)設(shè)備。有加密功能，以充分保護(hù)的安全設(shè)計(jì)。賽靈思的 FPGA 基于靜態(tài)存儲(chǔ)單元， SRAM 的查找表類(lèi)型，在互連關(guān)系的模式下，也可以再次在設(shè)備中加載和修改。串行分布式算法，它占用的資源很少，結(jié)構(gòu)也相對(duì)簡(jiǎn)單，但就是還不能擁有很高的處理速度；并行的分布式并行算法擁有更加整齊的結(jié)構(gòu)，主要用于需要高速處理的情況；串行與并行結(jié)合的分布式算法，占用資源大，也多用于對(duì)速度要求高的場(chǎng)合。實(shí)時(shí)數(shù)字信號(hào)能夠?qū)崿F(xiàn)高速的處理，是因?yàn)? MAC 在一臺(tái)機(jī)器時(shí)鐘周期就能完成乘法累加操作，同時(shí)在硬件上還輔助與不同的流水結(jié)構(gòu)和哈佛架構(gòu)。系統(tǒng)的穩(wěn)定性和后續(xù)信號(hào)的處理受濾波器的性能好壞程度影響常大。 乘法器結(jié)構(gòu)，有乘累加結(jié)構(gòu)與并行乘法器結(jié)構(gòu)兩種形式。 (3) 利用 VHDL 設(shè)計(jì)，可重復(fù)配置 FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。 [1] 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 5 頁(yè) 共 36 頁(yè) Virtex II 系列 FPGA 結(jié)構(gòu)及特點(diǎn) VirtexII 系列 FPGA 概述 Virtex II FPGA 是第一個(gè)基于 FPGA，具有 IP 浸入式結(jié)構(gòu)的平臺(tái)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 6 頁(yè) 共 36 頁(yè) 圖 21 Virtex II 系列 FPGA 結(jié)構(gòu)圖 VirtexII FPGA 的可編程邏輯模塊 CLB 每一個(gè)可編程邏輯塊由四片三態(tài)緩沖器組成。這個(gè)模擬信號(hào)被周期地抽樣，且轉(zhuǎn)化成一系列數(shù)字 x(n)(n=0， 1， ……) 。 圖 直接型 FIR 濾波器結(jié)構(gòu)圖 由于 FIR 濾波器具有線性相位的對(duì)稱屬性，因此可以只采用一半的系數(shù)降低所需要乘法器的數(shù)量，如圖 所示 (圖 (a)為偶對(duì)稱，圖 (b)為偶對(duì)稱 )。99， 0， 0，0， 177。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 17 頁(yè) 共 36 頁(yè) 4 FIR 數(shù)字濾波器的 FPGA 設(shè)計(jì)及仿真 本章采用 VHDL 語(yǔ)言，利用 FPGA 的查找表結(jié)構(gòu)，完成了一個(gè)基于分布式算法的 256 階 FIR 低通數(shù)字濾波器的程序設(shè)計(jì)。 3. 設(shè)計(jì)處理 這是器件設(shè)計(jì)中的核心環(huán)節(jié)。 Dout : OUT STD_LOGIC_VECTOR(width_2 DOWNTO 0) )。從語(yǔ)句 “ENTITY dff8 IS”開(kāi)始到 “END dff8”為止是實(shí)體說(shuō)明語(yǔ)句，在實(shí)體說(shuō)明中定義了 3 個(gè)輸入端口和 1 個(gè)輸出端口，這個(gè)輸入分別是時(shí)鐘信號(hào) clk、清零信號(hào) clear、輸入信號(hào) Din；輸出信號(hào) Dout。 此模塊程序如下： LIBRARY IEEE。Din1)。將常系數(shù)分解成幾個(gè) 2 的冪的和形式。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 25 頁(yè) 共 36 頁(yè) SIGNAL s3 : SIGNED (mult_4 DOWNTO 0)。s1(mult_4 downto 1))+(1111amp。設(shè)計(jì)的 mult18 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 26 頁(yè) 共 36 頁(yè) 邏輯符號(hào)圖 所示。本文的主要工作如下： (1) 闡述了選題背景、研究的目的和意義與國(guó)內(nèi)外研究狀況，以 FIR 濾波器的基本理論為依據(jù)，探討適應(yīng)工程實(shí)際的數(shù)字濾波器的設(shè)計(jì)方法。對(duì)于他的支持和幫助表示誠(chéng)摯的謝意！ 我還要特別感謝我的家人，在四年的求學(xué)生涯中他們給予了我全力的支持和無(wú)限的關(guān)懷，使我能夠全心全意的投入到學(xué)業(yè)中。 、圖表要求： 1）文字通順，語(yǔ)言流暢，書(shū)寫(xiě)字跡工整，打印字體及大小符合要求，無(wú)錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫(xiě) 2）工程設(shè)計(jì)類(lèi)題目的圖紙，要求部分用尺規(guī)繪制， 部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國(guó)家技術(shù)標(biāo)準(zhǔn)規(guī)范。 在課題研究中，還得到了 汪月、田兵兵、王坤等 同學(xué)的支持和幫助。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 29 頁(yè) 共 36 頁(yè) 5 結(jié)論 隨著科學(xué)技術(shù)的發(fā)展，以 FPGA 為代表的新型可編程邏輯器件，具有靈活性、高速、高可靠性的特點(diǎn)，采用 FPGA 來(lái)實(shí)現(xiàn) FIR 濾波器具有一定的先進(jìn)性。從語(yǔ)句 “ARCHITECTURE a OF f_mult18 IS”到 “END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說(shuō) 明。139。 ARCHITECTURE a OF mult18 IS SIGNAL s1 : SIGNED (mult_1 DOWNTO 0)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 24 頁(yè) 共 36 頁(yè) 圖 寄存器的波形仿真 當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算， 輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。Din1(add_1)amp。實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。 END a。 clear : IN STD_LOGIC。 2. 設(shè)計(jì)輸入 設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式表現(xiàn)出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱為設(shè)計(jì)輸入。 開(kāi) 始性 能 規(guī) 范濾 波 器 系 數(shù) 計(jì) 算實(shí) 現(xiàn) 結(jié) 構(gòu)有 限 字 長(zhǎng) 效 應(yīng) 分 析和 解 決 方 法硬 件 / 軟 件 工 程 實(shí) 現(xiàn)+ 測(cè) 試停 止重 新 設(shè) 計(jì) 重 新 計(jì) 算重 新 指 定 規(guī)范重 新 設(shè) 計(jì)結(jié) 構(gòu) 圖 數(shù)字濾波器的設(shè)計(jì)步驟 本章小結(jié) 這一章首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 16 頁(yè) 共 36 頁(yè) 論。99， 0， 0， 0， 177?？梢钥闯?， FIR 濾波器是由一個(gè) “抽頭延遲線 ”的加法器和乘 法器的集合構(gòu)成，每個(gè)乘法器的操作數(shù)就是 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 10 頁(yè) 共 36 頁(yè) 一個(gè) FIR 系數(shù)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 8 頁(yè) 共 36 頁(yè) 3 FIR 數(shù)字濾波器設(shè)計(jì) FIR 數(shù)字濾波器概述 信號(hào)中一般都包含噪聲或者說(shuō)其中有很多能量在感興趣的最高頻率之外，因此我們要用濾波電路將感興趣的帶寬之外的信號(hào)和噪聲移去。具有靈活的開(kāi)發(fā)環(huán)境。支持的 LVDS， PCI， TTL， AGP， CMOS 和其它 IO 接口標(biāo)準(zhǔn)。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 3 頁(yè) 共 36 頁(yè) (1) 采用 8 輸入查找表進(jìn)行分布式算法 ,設(shè)計(jì)了一個(gè)輸入 8 位，輸出 8 位的256 階線性相位 FIR 濾波器，簡(jiǎn)化了傳統(tǒng)的 MAC 設(shè)計(jì)。研發(fā)過(guò)程中它的可移植性更好，可以縮短開(kāi)發(fā)周期。如：遙感和遙測(cè)系統(tǒng)，通信系統(tǒng)，雷達(dá)系統(tǒng)，航天系統(tǒng)等，這就要求有信號(hào)的濾波。 一種是使用專(zhuān)用的 ASIC 數(shù)字信號(hào)處理芯片。 無(wú)論是采用哪種算法，都會(huì)用到 ROM 做為查找表的器件。 Actel的 ACT 系列和 QuickLogic 為一次性可編程熔絲類(lèi)型的 PASIC 系列 FPGA。靈活的邏輯資源。具體如下圖所示： 圖 23 時(shí)鐘分配結(jié)構(gòu)圖 數(shù)字時(shí)鐘管理器有一個(gè)強(qiáng)大的功能叫時(shí)鐘管理功能，具有頻率合成器，相移等特性。 FI