【正文】 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 1 頁(yè) 共 36 頁(yè) 1 緒論 本章主要論述該課題的研究意義，目前在世界上的發(fā)展情況，以及我在這篇論文中所用到的主要的設(shè)計(jì)方法與設(shè)計(jì)工作。 課題研究的意義 許多工程領(lǐng)域都涉及到如何能在強(qiáng)背景的噪聲信號(hào)和干擾信號(hào)中提取到真正的信號(hào)。如：遙感和遙測(cè)系統(tǒng)，通信系統(tǒng)，雷達(dá)系統(tǒng)，航天系統(tǒng)等，這就要求有信號(hào)的濾波。濾波器的帶寬等性能，處理速度的要求隨著現(xiàn)在對(duì)高速，寬帶，實(shí)時(shí)信號(hào)處理的要求越來(lái)越高，也隨之提高。系統(tǒng)的穩(wěn)定性和后續(xù)信號(hào)的處理受濾波器的性能好壞程度影響常大。 [1] 國(guó)內(nèi)外研究動(dòng)態(tài) 數(shù)字 信號(hào)處理的發(fā)展動(dòng)態(tài) 一般可以用兩類(lèi)方法來(lái)實(shí)現(xiàn) FIR 濾波器的設(shè)計(jì)。 一類(lèi)通過(guò)軟件來(lái)設(shè)計(jì)實(shí)現(xiàn)，使用常見(jiàn)的電腦語(yǔ)言如高層次的 C / C + +跟 MATLAB 語(yǔ)言。此方法用于教學(xué)或算法仿真。但是采用軟件的方法不能實(shí)現(xiàn)實(shí)時(shí)性。 目前可以通過(guò)以下幾種方式在硬件中來(lái)實(shí)現(xiàn)。 一種是使用可編程的主要數(shù)學(xué)單位是一個(gè)乘法累加器（ MAC）的通用 DSP芯片編程。實(shí)時(shí)數(shù)字信號(hào)能夠?qū)崿F(xiàn)高速的處理，是因?yàn)? MAC 在一臺(tái)機(jī)器時(shí)鐘周期就能完成乘法累加操作，同時(shí)在硬件上還輔助與不同的流水結(jié)構(gòu)和哈佛架構(gòu)。然而，在應(yīng)用時(shí)受到了限制，是由于硬件 結(jié)構(gòu)和流水結(jié)構(gòu)是固定不變的。 一種是使用專(zhuān)用的 ASIC 數(shù)字信號(hào)處理芯片。這種方法是芯片尺寸小，高性能，保密性好。其缺點(diǎn)是一個(gè)單一功能的芯片，多是針對(duì)一定的功能而設(shè)計(jì)，靈活性不夠。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 2 頁(yè) 共 36 頁(yè) 另一種方法是使用可編程邏輯器件（ FPGA / CPLD）。 FPGA 所具有得可編程邏輯的靈活性突破了流水線(xiàn)結(jié)構(gòu)和并行處理的局限性，可以很好的實(shí)現(xiàn)實(shí)時(shí)信號(hào)處理功能。研發(fā)過(guò)程中它的可移植性更好，可以縮短開(kāi)發(fā)周期。 [2~11] FIR 數(shù)字濾波器的 FPGA 實(shí)現(xiàn) 使用 FPGA 技術(shù)設(shè)計(jì)的 FIR 數(shù)字濾 波器在目前通常采用的是乘法器結(jié)構(gòu)和分布式算法結(jié)構(gòu)。 乘法器結(jié)構(gòu)，有乘累加結(jié)構(gòu)與并行乘法器結(jié)構(gòu)兩種形式。乘累加結(jié)構(gòu)是最簡(jiǎn)單的一種，占用資源少，缺點(diǎn)是處理速度慢 。并行乘法器結(jié)構(gòu)比較復(fù)雜，但是如果能夠加上流水結(jié)構(gòu)，信號(hào)就能夠?qū)崿F(xiàn)高速的處理，但是它還是會(huì)受到處理速度和數(shù)量的限制。 分布式算法（ DA）的，是將固定系數(shù)乘法 累加運(yùn)算轉(zhuǎn)換成了查找表的運(yùn)算從而巧妙地利用了 ROM 查找表，避免了乘法的運(yùn)算。巧妙運(yùn)用查找表可以在很大程度上提高運(yùn)算速度和插入流水結(jié)構(gòu)。因?yàn)樗皇且粋€(gè)簡(jiǎn)單的加法運(yùn)算。 分布式算法（ DA），可以分為串行分布式算法，并行分布式算法，串行與并行結(jié)合的分布式算法。串行分布式算法，它占用的資源很少，結(jié)構(gòu)也相對(duì)簡(jiǎn)單，但就是還不能擁有很高的處理速度；并行的分布式并行算法擁有更加整齊的結(jié)構(gòu)，主要用于需要高速處理的情況；串行與并行結(jié)合的分布式算法，占用資源大，也多用于對(duì)速度要求高的場(chǎng)合。在不同的情況下，各種算法的處理效果是不同的，要根據(jù)對(duì)處理速度的不同要求選擇不同的算法。 無(wú)論是采用哪種算法，都會(huì)用到 ROM 做為查找表的器件。 FIR 濾波器的階數(shù)增加，就會(huì)使得 ROM 的數(shù)目不斷的增加，所占用的資源也 不斷的增加，到目前為止沒(méi)有一個(gè)有效的方式，可以將 ROM 的數(shù)量跟 ROM 的規(guī)模減少。 [2~11] 本課題研究方法和主要工作 首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理論。最后從實(shí)際應(yīng)用設(shè)計(jì)出發(fā)提出一個(gè) FIR 濾波器設(shè)計(jì)流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計(jì)算、系數(shù)的量化等，按照此流程即能設(shè)計(jì)出滿(mǎn)足實(shí)際性能需求的數(shù)字濾波器。 根據(jù) FIR 濾波器的功能模塊的劃分，描述了各個(gè)功能模塊的具體設(shè)計(jì)，給出其仿真波形 ，并 通過(guò) QuartusⅡ 進(jìn)行了 仿真驗(yàn)證 。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 3 頁(yè) 共 36 頁(yè) (1) 采用 8 輸入查找表進(jìn)行分布式算法 ,設(shè)計(jì)了一個(gè)輸入 8 位，輸出 8 位的256 階線(xiàn)性相位 FIR 濾波器，簡(jiǎn)化了傳統(tǒng)的 MAC 設(shè)計(jì)。 (2) 各模塊參數(shù)獨(dú)立于濾波器的結(jié)構(gòu)，有較強(qiáng)的通用性，適于模塊化設(shè)計(jì)。 (3) 利用 VHDL 設(shè)計(jì)，可重復(fù)配置 FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 4 頁(yè) 共 36 頁(yè) 2 FPGA 技術(shù)以及 Xilinx Virtex IIFPGA 芯片 FPGA 發(fā)展基本概況 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 是一種廣泛使用的高密度可編程邏輯器件。 20 世紀(jì) 80 年代賽靈思公司推出了第一個(gè) FPGA，除了賽靈思外， Actel， Altera 公司，QuickLogic 公司和其他公司也生產(chǎn) FPGA 產(chǎn)品。 FPGA 布線(xiàn)由單位的可編程邏輯陣列構(gòu)成，用可編程 I / O 單元陣列包圍，分隔的資源構(gòu)成了整個(gè)芯片。邏輯單元陣列布線(xiàn)通道連結(jié)在一起，以達(dá)到一定的邏輯功能。一個(gè) FPGA 由豐富的快速邏輯門(mén)結(jié)構(gòu)，寄存器和 I / O 組成。 按照編程功能，有反熔絲的一次性可編程的靜態(tài)存儲(chǔ)器（ SRAM）結(jié)構(gòu)。賽靈思的 FPGA 基于靜態(tài)存儲(chǔ)單元， SRAM 的查找表類(lèi)型，在互連關(guān)系的模式下，也可以再次在設(shè)備中加載和修改。電源掉電后，存儲(chǔ)的程序可能會(huì)丟失，因此每次你都要把程序配置到芯 片中去。 Actel的 ACT 系列和 QuickLogic 為一次性可編程熔絲類(lèi)型的 PASIC 系列 FPGA。 自 1985 年以來(lái)，賽靈思公司推出了第一片現(xiàn)場(chǎng)可編程邏輯器件后的有近 20多年的發(fā)展過(guò)程中， FPGA 的集成技術(shù)已經(jīng)取得了令人矚目的發(fā)展：現(xiàn)場(chǎng)可編程邏輯器件從最初的可用的 1200 個(gè)門(mén)發(fā)展到 25 萬(wàn)個(gè)，再在 20 世紀(jì) 90 年代發(fā)展到幾十萬(wàn)，甚至數(shù)百萬(wàn)的單 FPGA 芯片，現(xiàn)場(chǎng)可編程器件集成達(dá)到了一個(gè)新的水平。 20xx 年，賽靈思 Virtex II，其容量可高達(dá) 800 萬(wàn)個(gè)系統(tǒng)邏輯。賽靈思 Virtex II 系列 FPGA 的 Virtex， Spartan 的 VirtexE，在 Spartan2 后的 LUT（查找表）的高端平臺(tái) FPGA 系列芯片，該芯片的選擇 RAM 塊的內(nèi)部整合，采用 18 位 x 18 位乘法器和其他硬件資源。時(shí)鐘 DLL 控制 DCM 的技術(shù)，頻率高達(dá) 420MHz。支持的 LVDS， PCI， TTL， AGP， CMOS 和其它 IO 接口標(biāo)準(zhǔn)。后續(xù)又推出了以 IBM PowerPC 為基礎(chǔ)的 Virtex II 結(jié)構(gòu)，低端的 900 納米工藝的 Spartan3，和即將推出的 Virtex4 系列的具有嵌入式 DSP 功能的 Virtex II Pro。 [1] 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 5 頁(yè) 共 36 頁(yè) Virtex II 系列 FPGA 結(jié)構(gòu)及特點(diǎn) VirtexII 系列 FPGA 概述 Virtex II FPGA 是第一個(gè)基于 FPGA，具有 IP 浸入式結(jié)構(gòu)的平臺(tái)。它具有40000~8000000 個(gè)系統(tǒng)邏輯門(mén)而且它的 I / O 帶寬高達(dá) 840Mb / s，它的內(nèi)部時(shí)鐘高達(dá) 420MHz。設(shè)計(jì)人員可以更加容易地集成軟件和硬件 IP 核； VirtexII 器件包含多達(dá) 12 個(gè)時(shí)鐘管理器（數(shù)字時(shí)鐘管理器 DCM），可以在允許范圍內(nèi)的任何頻率的時(shí)鐘信號(hào)產(chǎn)生，并提高時(shí)鐘邊沿配置（時(shí)鐘邊沿位置）的準(zhǔn)確性，因此，下降到 百分之一的錯(cuò)誤。此外，高性能時(shí)鐘管理電路，每個(gè) VirtexII 器件有 16 個(gè)預(yù)先設(shè)計(jì)的低偏移時(shí)鐘網(wǎng)絡(luò)（低偏移時(shí)鐘網(wǎng)絡(luò)），省去了復(fù)雜的高性能設(shè)計(jì)的時(shí)鐘樹(shù)分析的需要。此外，賽靈思可控阻抗技術(shù)（ XCITE）使用兩個(gè)外部參考電阻保持?jǐn)?shù)百個(gè) I / O 引腳的輸入和輸出阻抗匹配，不僅可以減少電路板上的電阻數(shù)量，大大降低了系統(tǒng)成本，還能減少的概率電路板重新繞組（重不同自旋），簡(jiǎn)化電路板布局，提高了系統(tǒng)的穩(wěn)定性。 VirtexII 還支持片上和片外時(shí)鐘同步，并維持精確的 50/50 占空比。 DCI 技術(shù)的應(yīng)用，可避免不同的驅(qū)動(dòng)力，溫 度，電壓波動(dòng)造成的差異，仍然保持一個(gè)穩(wěn)定的阻抗。有加密功能，以充分保護(hù)的安全設(shè)計(jì)。應(yīng)用安全三重?cái)?shù)據(jù)加密標(biāo)準(zhǔn)（ DES）算法編碼加密密鑰加密算法，此功能，可以提高安全性的設(shè)計(jì)，以避免設(shè)計(jì)被竊取。靈活的邏輯資源。高性能的外部存儲(chǔ)器接口，支持 CAM， QDR RAM， FCRAM， SDR / DDR 等存儲(chǔ)方式。有 168個(gè)專(zhuān)用的 18 位 x 18 位乘法器和快速進(jìn)位邏輯鏈。支持多輸入功能，有一個(gè)內(nèi)部三態(tài)總線(xiàn)，擁有的 SelectIO 技術(shù)，支持多種 IO 標(biāo)準(zhǔn)，支持多種編程模型。支持并口，串口。具有靈活的開(kāi)發(fā)環(huán)境。 [2~11] 的 VirtexIIFPGA 結(jié)構(gòu) 各種可編程的單位，主要用于高密度和高性能的邏輯設(shè)計(jì)， VirtexII 系列FPGA 可編程邏輯塊（可配置邏輯塊 CLB）的組成，如圖 31 所示，由 SelectRAM塊，乘法器，全局時(shí)鐘緩沖器和一個(gè)可編程的 IOB 組成。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 6 頁(yè) 共 36 頁(yè) 圖 21 Virtex II 系列 FPGA 結(jié)構(gòu)圖 VirtexII FPGA 的可編程邏輯模塊 CLB 每一個(gè)可編程邏輯塊由四片三態(tài)緩沖器組成。每片包含多個(gè)算術(shù)邏輯門(mén)， 2個(gè)存儲(chǔ)單元，兩個(gè)函數(shù)發(fā)生器（ F＆ G 公司），超快速前進(jìn)位鏈。函數(shù)發(fā)生器 （ F＆ G 公司）為一個(gè)十六位分布式 SelectRAM 存儲(chǔ)器編程，或四輸入查找表或十六位的移位寄存器。兩個(gè)存儲(chǔ)單元可以編程為電平觸發(fā)鎖存或邊沿觸發(fā)的 D 觸發(fā)器?；窘Y(jié)構(gòu)如圖 22 所示。 圖 22 CLB 內(nèi)部結(jié)構(gòu)圖 Virtex II FPGA 的時(shí)鐘資源 Virtex II FPGA 具有十六個(gè)時(shí)鐘輸入引腳，底部有八個(gè)，另外八個(gè)在位于中間的邏輯陣列芯片上的頂部。適當(dāng)?shù)呐鋫渑c之相對(duì)應(yīng)的十六個(gè)全局時(shí)鐘復(fù)用器 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 7 頁(yè) 共 36 頁(yè) 緩沖區(qū)。分配給每個(gè)全局時(shí)鐘緩沖器時(shí)鐘引腳時(shí)鐘信號(hào)，可由全局時(shí)鐘緩沖器來(lái)支持差分對(duì)驅(qū)動(dòng)程序，直接驅(qū) 動(dòng)到每個(gè)設(shè)備。與此同時(shí)，也可由 DCM 的驅(qū)動(dòng)器分配到每個(gè)設(shè)備的時(shí)鐘信號(hào)。具體如下圖所示： 圖 23 時(shí)鐘分配結(jié)構(gòu)圖 數(shù)字時(shí)鐘管理器有一個(gè)強(qiáng)大的功能叫時(shí)鐘管理功能，具有頻率合成器，相移等特性。無(wú)偏的相位輸出時(shí)鐘和輸入時(shí)鐘信號(hào)，可以消除時(shí)鐘分配延遲。頻率合成器，可以得到高精度相移輸出的相移。 [2~11] 本章小結(jié) 本章詳細(xì)的說(shuō)明了 Virtex II 系列 FPGA 的結(jié)構(gòu)和特點(diǎn)，并簡(jiǎn)要介紹了 FPGA技術(shù)的發(fā)展。通過(guò)對(duì)本章知識(shí)的掌握，對(duì)基于 FPGA 技術(shù)的下一個(gè)過(guò)濾器設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。