【正文】 涉密論文按學校規(guī)定處理。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示 了謝意。 Torkleson M． FPGA implementation of FIR filters using pipelined bitserial Canonical Signed Digit muhipli— erfi[J]． IEEE Custom Integrated Circuits Conference． 1994 [18] MeyerBaese U． Digital signal processing with field programmable gate arrays[M]． SpringerVerlag． 20xx 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 33 頁 共 36 頁 致 謝 本學位論文是在長沙理工大學電氣與信息工程學院劉橋老師的指導(dǎo)下完成的，從論文選題到完成論文都得到了劉老師的悉心指點，劉老師嚴謹?shù)闹螌W態(tài)度和求實精神、忘我的工作作風、學術(shù)上的遠見和生活上的平易近人，時刻激勵著學生，是學生畢生學習的榜樣。 本文的主要結(jié)論如下： (1) 數(shù)字濾波器具有穩(wěn)定性好、精度高、工作頻率范圍廣、體積小、功耗低等的優(yōu)點，有限沖激響應(yīng)（ FIR）數(shù)字濾波器因其具有嚴格的線性相位特性而得到廣泛應(yīng)用。通過 QuartusⅡ 的仿真驗證，可以得到以下結(jié)論： (1) 采用 8 輸入查找表進行分布式算法 ,設(shè)計了一個輸入 8 位，輸出 8 位的256 階線性相位 FIR 濾波器，簡化了傳統(tǒng)的 MAC 設(shè)計。 FIR 濾波器整體電路 1）設(shè)定輸入信號 根據(jù)設(shè)計要求，輸入信號范圍是： [177。 程序中的前三句是庫和包集合說明，語句 IEEE 是程序中要用到的 庫。 end process。s1(mult_4 downto 1))+(0000amp。 s2(mult_3 DOWNTO 1)=Din。 Din : IN SIGNED (mult_1 DOWNTO 0)。 此模塊程序如下： LIBRARY ieee。從語句 “ARCHITECTURE a OF add121616 IS”到 “END a”是對構(gòu)造體的描述，它對模塊內(nèi)部的功能進行了說明。139。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(add_3 downto 0)。 ENTITY add121616 is GENERIC ( add_1:integer:=11。并行進位加法器通常比串行級聯(lián)加法器占用更多的資源。從語句 “ARCHITECTURE a OF dff8 IS”到 “END a”是對構(gòu)造體的描述，它對模塊內(nèi)部的功能進行了說明。 END IF。139。 ENTITY dff8 IS GENERIC (width_1:integer:=7。 4. 器件編程 對 FPGA 來說是將位流數(shù)據(jù)文件 “配置 ”到 FPGA 中去，這樣，配置的芯片就能夠執(zhí)行所設(shè)計的系統(tǒng)的功能。本設(shè)計是在 QuartusⅡ 開發(fā)平臺上進行的， FPGA 的設(shè)計流程如圖 所示。 為了分析簡單起見，將 FIR 濾波器的表達式改寫為： 112211001k0y????????????????? ?kkkk kxhxhxhxhxh (4–1) 設(shè) ? ?1,0,210 ??? ??? kbbBb kbk xxx ，其中 Xkb 表示 Xk 中的第 b 位， xk 即 x 的第 k次采樣，則 y 可以表示為： ?? ???? ??1010Bb kbkk k xhy (4–2) 重新分別求和，其結(jié)果可表示成如下形式： kbkk kBbb xhy ?? ?? ????1010 2 (4–3) 可以看出，分布式算法是一種以實現(xiàn)乘加運算為目的的運算方法，與傳統(tǒng)的乘累加不同在于執(zhí)行部分積運算的先后順序不同，這個過程可用圖 的結(jié)構(gòu)來實現(xiàn)，可以看出，該算法可以利用一個查找表（ LUT）實現(xiàn)映射，即 2K 字寬（ 即2K 行），預(yù)先編好程序的 LUT 接受一個 k 位輸入量 xb=[x0b (3)實現(xiàn)結(jié)構(gòu)的選擇 用一個適當?shù)慕Y(jié)構(gòu) (直接型、格型和級聯(lián)型 )來表示濾波器的實現(xiàn)結(jié)構(gòu)。 圖 濾波器系數(shù) 經(jīng)過計算，得到附錄圖 B(a)為脈沖響應(yīng)波形圖，圖附錄圖 B(b)為其幅頻特性曲線，圖附錄圖 B(c)為相頻特性曲線。因此，實際選用的窗函數(shù)往往是它們的折中。第二，無論系數(shù)量化誤差多大，采用直接型結(jié)構(gòu)都能獲得準確的線性相位。 濾波器的結(jié)構(gòu) FIR 濾波器的單位脈沖響應(yīng) h(k)均為實數(shù)，在幅度上只要滿足下列兩個條件之一，就能構(gòu)成線性相位 FIR濾波器。 圖 實時數(shù)字濾波器的簡化框圖 在信號處理中，為了防止采樣過程中的混疊現(xiàn)象，必須在 A/D 轉(zhuǎn)換之前使用低通濾波器，把 1/2 采樣頻率以上的信號衰減掉。頻率合成器，可以得到高精度相移輸出的相移。兩個存儲單元可以編程為電平觸發(fā)鎖存或邊沿觸發(fā)的 D 觸發(fā)器。有 168個專用的 18 位 x 18 位乘法器和快速進位邏輯鏈。此外，高性能時鐘管理電路，每個 VirtexII 器件有 16 個預(yù)先設(shè)計的低偏移時鐘網(wǎng)絡(luò)（低偏移時鐘網(wǎng)絡(luò)），省去了復(fù)雜的高性能設(shè)計的時鐘樹分析的需要。 20xx 年，賽靈思 Virtex II，其容量可高達 800 萬個系統(tǒng)邏輯。 FPGA 布線由單位的可編程邏輯陣列構(gòu)成，用可編程 I / O 單元陣列包圍，分隔的資源構(gòu)成了整個芯片。 [2~11] 本課題研究方法和主要工作 首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理論。 分布式算法（ DA）的，是將固定系數(shù)乘法 累加運算轉(zhuǎn)換成了查找表的運算從而巧妙地利用了 ROM 查找表，避免了乘法的運算。其缺點是一個單一功能的芯片，多是針對一定的功能而設(shè)計，靈活性不夠。此方法用于教學或算法仿真。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 1 頁 共 36 頁 1 緒論 本章主要論述該課題的研究意義，目前在世界上的發(fā)展情況，以及我在這篇論文中所用到的主要的設(shè)計方法與設(shè)計工作。但是采用軟件的方法不能實現(xiàn)實時性。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 2 頁 共 36 頁 另一種方法是使用可編程邏輯器件（ FPGA / CPLD）。巧妙運用查找表可以在很大程度上提高運算速度和插入流水結(jié)構(gòu)。最后從實際應(yīng)用設(shè)計出發(fā)提出一個 FIR 濾波器設(shè)計流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計算、系數(shù)的量化等，按照此流程即能設(shè)計出滿足實際性能需求的數(shù)字濾波器。邏輯單元陣列布線通道連結(jié)在一起，以達到一定的邏輯功能。賽靈思 Virtex II 系列 FPGA 的 Virtex， Spartan 的 VirtexE，在 Spartan2 后的 LUT（查找表）的高端平臺 FPGA 系列芯片，該芯片的選擇 RAM 塊的內(nèi)部整合，采用 18 位 x 18 位乘法器和其他硬件資源。此外，賽靈思可控阻抗技術(shù)（ XCITE）使用兩個外部參考電阻保持數(shù)百個 I / O 引腳的輸入和輸出阻抗匹配，不僅可以減少電路板上的電阻數(shù)量，大大降低了系統(tǒng)成本，還能減少的概率電路板重新繞組（重不同自旋），簡化電路板布局，提高了系統(tǒng)的穩(wěn)定性。支持多輸入功能，有一個內(nèi)部三態(tài)總線，擁有的 SelectIO 技術(shù)，支持多種 IO 標準，支持多種編程模型?；窘Y(jié)構(gòu)如圖 22 所示。 [2~11] 本章小結(jié) 本章詳細的說明了 Virtex II 系列 FPGA 的結(jié)構(gòu)和特點，并簡要介紹了 FPGA技術(shù)的發(fā)展。如圖 所示，在 A/D 轉(zhuǎn)換前，加入一個低通濾波器，這樣，經(jīng)過戶 A/D 轉(zhuǎn)換之后，有效地避免了混疊現(xiàn)象的發(fā)生，從而保證了后續(xù)數(shù)字處理的正常進行。式 ( 3–2)稱為第一類線性相 位的幅度條件 (偶對稱 )，式 ( 3–3)稱為第二類線性相位的幅度條件 (奇對稱 )。 因此，本設(shè)計選用直接型結(jié)構(gòu)，這種結(jié)構(gòu)實現(xiàn)簡單，要求的器件少，數(shù)據(jù)存儲不復(fù)雜，且充分利用 FIR 濾波器的脈沖響應(yīng)系數(shù)對稱性的優(yōu)點來降低濾波器實現(xiàn)的計算復(fù)雜性。在保證主瓣寬度達到一定要求的條件下，適當犧牲主瓣寬度來換取旁瓣波動的減少。從幅頻特性曲線中可以看出該濾波器的性能參數(shù)達到了要求；從相頻特性曲線來看，曲線通過原點處為一條直線，說明具有線性相位特性。 (4)有限字長效應(yīng)分析 分析濾 波器系數(shù)和輸入數(shù)據(jù)量化的影響，以及用固定字長執(zhí)行濾波的運算對濾波器性能的影響，最后確定滿足性能要求的系數(shù)和輸入數(shù)據(jù)的字長。x1b 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 19 頁 共 36 頁 圖 FPGA 設(shè)計流程 1. 設(shè)計準備 按照設(shè)計需求，進行方案確定和器件選擇工作。 設(shè)計準備 設(shè) 計 輸 入 原理圖 /硬件描述 設(shè)計處理 優(yōu)化 器件編程 功能仿真 時序仿真 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 20 頁 共 36 頁 FIR 濾波器各功能模塊的具體實現(xiàn) FPGA 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務(wù)，相對于串行運算為主導(dǎo)的通用 DSP 芯片來說，其并行性和可擴展性更好，更適合 FIR 濾波器的設(shè)計。 width_2:integer:=7。 THEN Dout=00000000。 END IF。 設(shè)計的 dff8 模塊的邏輯符號如圖 所示。隨著為數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點。 add_2:integer:=15。 BEGIN s1=(Din1(add_1)amp。 then Dout=s1+Din2。 設(shè)計的 add121616 的邏輯符號如下圖 所示。 USE 。 Dout : OUT SIGNED (mult_2 DOWNTO 0))。 s2(0)=39。s2(mult_3 DOWNTO 1))。 P2: PROCESS(clk) BEGIN if clk39。從語句 “ENTITY mult18 IS”開始到 “END mult18”為止是實體說明語句，在 mult18 模塊功能的實體說明程序段中定義了 3 個端口， 3 個端口中包含 1 個時鐘信號， 1個信號輸入端口， 1 個信號輸出端口。99， 0， 0， 0， 177。 (2) 各模塊