【正文】 b0。b1。b0。 assign RX_Done_Sig = isDone。b0。d11 : if( BPS_CLK ) begin i = i + 139。d8, 439。b1。b0。 reg isDone。 input RX_Pin_In。d1041 ) ? 139。 else if( Count_BPS == 1239。 /***************************************/ Endmodule 波特率發(fā)生模塊 module rx_bps_module ( CLK, RSTn, Count_Sig, BPS_CLK )。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin H2L_F1 = 139。 /******************************/ displ U3( .CLK(CLK), .RSTn(RSTn), .FIFO_Write_Data( FIFO_Write_Data ), .write_data(write_data), .isdone(isdone) )。 rtc_smg u6( .CLK(CLK), .RSTn(RSTn), .scan(scan), .smg_data(smg_data), .rst(rst), .sclk(sclk_rtc), .SIO(SIO) )。 du_read u1( .CLK(CLK), .RSTn(RSTn), .du_data(rdata[15:0]), .isdone(isdone) )。從鄒老師那里學(xué)到的不僅僅是學(xué)術(shù)方面的知識，更重要的是嚴謹?shù)闹螌W(xué)態(tài)度，科學(xué)的分析問題、解決問題的思維方法。 [7].梁志明 .基于 FPGA 的大屏幕全彩 LED 掃描控制器設(shè)計 [J].北京 :液晶與顯示 20xx,4 [8].羅中華 .LED 信息顯示屏系統(tǒng)的設(shè)計 [D].南昌 :南昌大學(xué)碩士論文 ,20xx [9].張建軍 ,陳鐘榮 .基于可編程邏輯器件的 LED顯示屏控制系統(tǒng)設(shè)計 [J].北京 :液晶與顯示 ,20xx,21(4) [10].夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計教程 [M].北京：北京航空航天大學(xué)出版社， 20xx [11].何立民 .單片機應(yīng)用系統(tǒng)設(shè)計 [M].北京 :北京航空航天大學(xué)出版社 ,1990. [12].任曉東 .CPLD/FPGA 高級應(yīng)用開發(fā)指南 [M].北京 :電子工業(yè)出版社 ,20xx. [13].鄭喜鳳 ,尹柱霞 ,嚴飛 .LED 顯示控制系統(tǒng)中 SDRAM 控制器的設(shè)計 [J].液晶與顯示 ,20xx ,24 (3) :4232428. [14].張齊 ,鄭金輝 ,李登紅 ,等 .基于 FPGA 的 LED 顯示屏逐點檢測系統(tǒng)的設(shè)計與實現(xiàn)[J]. 液晶與顯示 ,20xx,23(5):6052610. [15].郝亞茹 ,王瑞光 ,陳宇 ,等 .基于高效動態(tài)內(nèi)存的 LED顯示系統(tǒng)設(shè)計 [J].液晶與顯示 ,20xx,23(5):5822587. 南昌航空大學(xué)學(xué)士學(xué)位論文 31 致 謝 在本課題的整個設(shè)計制作過程中，得到了許多老師和同學(xué)的幫助，借此機會向他們表示誠摯的謝意。這次畢業(yè)設(shè)計最大的收獲就是能夠?qū)W以致用，理論與實踐相結(jié)合，并能根據(jù)實踐加深對理論的理解，提高了自己發(fā)現(xiàn)問題、分析問題、解決問題的能力，獲益匪淺。系統(tǒng)成功顯示。通過按鍵可以控制 led 燈的亮和滅，說明按鍵模塊正確。 系統(tǒng)軟硬件聯(lián)調(diào) 第一步：連接好 LED 點陣模塊，將驅(qū)動點陣顯示“好”字的程序下載到 FPGA 中，運行程序。檢查 +5V、5V的電源線是否全部連接好，電源和地是否有短 路，每個芯片插座的電源端是否都連接在一起，每個芯片插座的地端是否都連接在一起。反之，后四位全為零時進行寫 操作，置 start為 2’ b10。 _function模塊端口實例化程序： module _function( input CLK, input RSTn, input [1:0] start, output done, input [7:0] addr, input [7:0] write_data, output [7:0] read_data, output rst, output sclk, inout SIO )。 以下是數(shù)據(jù)處理模塊的端口實例化程序： module address ( input CLK, input RSTn, input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 FIFO的深度： THE DEEPTH，它指的是 FIFO可以存儲多少個 N位的數(shù)據(jù)（如果寬度為 N）。針對串口的配置主要是 1幀 11位的數(shù)據(jù)，重視八位數(shù)據(jù)位，無視起始位、校驗位和結(jié)束位。它是配置波特率的模塊。 （ 3）當(dāng)按鍵被釋放時，電平檢測模塊會拉高 L2H_Sig，然后拉低。 以下為模塊的例化程序： module column_control( input clk, input rst, 圖 44 行數(shù)據(jù)控制仿真波形 南昌航空大學(xué)學(xué)士學(xué)位論文 18 input key_left, input key_right, input key_stop, input [31:0] rdata, output [31:0] data )。 其中， key_up表示上鍵標(biāo)志信號， key_down表示下鍵標(biāo)志信號， key_stop為停止移位標(biāo)志信號， row_data為行數(shù)據(jù)輸出。 AB,s_clk用于驅(qū)動 74HC164； ser， sclk， rclk用于驅(qū)動 74HC595。ModelSim 最大的特點是其強大的調(diào)試功能，先進的數(shù)據(jù)流窗口，可以迅速地追蹤到產(chǎn)生不定或者錯誤狀態(tài)的原因；性能分析工具幫助分析性能瓶頸，加速仿真；代碼覆蓋率檢查確保測試的完備；多種模式的波形比較功能；可以實現(xiàn)與 Matlab的 Simulink的聯(lián)合仿真。 Quartus II 軟件綜述 Altera 公司的 Quartus II 設(shè)計軟件提供了完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng) （ SOPC）提供全面的設(shè)計環(huán)境。反之，當(dāng)SEL 拉高時，數(shù)碼管不顯示。同樣，在緊跟 8位的控制字指令后的下一個 SCLK 脈沖的下降沿，讀出 DS1302 的數(shù)據(jù)，讀出的數(shù)據(jù)也是從最低位到最高位。 DS1302 是 SPI 總線驅(qū)動方式。在 12 小時模式時，位 5 是 ，當(dāng)為 1 時，表示 PM。 DS1302用于數(shù)據(jù)記錄，特別是對某些具有特殊意義的數(shù)據(jù)點的記錄上，能實現(xiàn)數(shù)據(jù)與出現(xiàn)該數(shù)據(jù)的時間同時記錄，因此廣泛應(yīng)用于測量系統(tǒng)中。 A、 B 是兩個輸入端，電路將其合并成一個輸入，移位寄存器的最后一位輸出 QH 接入下一個 74HC164 的輸入 AB，組成 16 位移位寄存器，每一位的輸出經(jīng)過三極管放大電流加到點陣共陽端，即作為點陣的行控制。 74HC595 是具有 8 位移位寄存器和一個存儲器，三態(tài)輸出功能。 JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后數(shù)據(jù)丟失。按下鍵時， KEY 拉低。 綜合以上分析，本設(shè)計采用方案二，不僅大大的減少了 I/O資源的占用 ,而且縮減了制作成本。 方案一：在 LED點陣驅(qū)動電路中，采用 1片 4線 /16線譯碼器 74HC154作為行驅(qū)動，選用 2片 74HC154占用 15個 FPGA的 I/O口（包括兩個 enable端）。這樣不僅能反復(fù)使用，還無需專門 的 FPGA 編程器，只需通用的 EPROM、 PROM 編程器即可。同時通過鍵盤來控制顯示方式，并且在數(shù)碼管上顯示實時時鐘。 時鐘模塊完成對時鐘芯片的讀寫，包括時鐘初始化和時鐘信息讀取，最終用數(shù)碼管顯示時鐘。隨著背光技術(shù)和數(shù)字電視技術(shù)的發(fā)展，背光的控制算法及驅(qū)動方法的規(guī)范化，為了降低成本，將背光控制單元、屏顯控制和電視的機芯微處理器由一個微處理器統(tǒng)一實現(xiàn)將是一種技術(shù)趨勢 [13][14]。此外，值得關(guān)注的部分是受政府政策及推廣影響較為直接且快速的街燈應(yīng)用可望成為照明產(chǎn)業(yè)中快速成長的第一棒。 隨著顯示屏尺寸的擴大、亮度要求的增加 ,數(shù)據(jù)傳輸和控制的時間也會增加，如果仍然采用單片機作為控制器，將會影響顯示效果，嚴重時可能無法正常工作，然而，這時若采用可編程邏輯器件作為控制器，則可解決這一難題。壽命、單位面積亮度、三基色的偏差程度、點距、對比度、灰度等級 (包括灰度級數(shù)和線性度 )、掃描頻率等指標(biāo)性能是衡量或橫向比較大型顯示設(shè)備好壞的標(biāo)準。 據(jù)悉， 20xx 年全球照明市場約 1219 億美元， LED 僅占 %,顯見其未來潛力之可觀。 基于 FPGA 芯片控制全彩 LED 大屏幕圖像顯示系統(tǒng)系統(tǒng)設(shè)計隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有 LED、 LCD、 DLP 等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用 ARM+FPGA 脫機控制系統(tǒng)，也有用 PC+DVI 接口解碼芯片 +FPGA 芯片聯(lián)機控制系統(tǒng) 。具體內(nèi)容： 系統(tǒng)設(shè)計； ； ； 4. FPGA 系統(tǒng)與 PC 機通訊接口 (RS232)的設(shè)計。串口通信部分 通過 RS232 串口實現(xiàn)。同時， Altera 公司給學(xué)習(xí)者提供很好的服務(wù)和支持。上位機使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機 , JTAG下載線實現(xiàn) PC和 NiosⅡ系統(tǒng)間的通信。 其次，考慮制作成本，一片 74HC154大約四元，而 74HC595和 74HC164只需 。 電源接口及開關(guān)電路 如圖 31 所示，其中 F1為限流 的 F110 保險管 ,在電源的保護上起到了很大的作用。 RS232 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計算機串口電平為 RS232 電平 (即：高電平 — 12V,低電平 — +12V),所以，計算機與單片機之間進行通訊時需要加電平轉(zhuǎn)換芯片。 LED 點陣驅(qū)動電路 驅(qū)動部分使用兩個帶存儲器的移位寄存器 74HC595 和兩個移位寄存器 74HC164 組成， 74HC595 負責(zé)列掃描數(shù)據(jù)， 74HC164 負責(zé)行掃描數(shù) 據(jù)。移位寄存器有一個具備三態(tài)的總線并行 8 位輸出，當(dāng)給 /G 端送低電平時，存儲寄存器的數(shù)據(jù)輸出到總線， 圖 36 8*8 點陣原理 南昌航空大學(xué)學(xué)士學(xué)位論文 9 電路中直接將此腳接 GND，表示直接輸出。工作電壓寬達 ～ 。 DS1302 有下列幾組寄存器： （ 1） DS1302 有關(guān)日歷、時間的寄存器共有 12 個，其中有 7 個寄存器（讀時 81h～8Dh，寫時 80h～ 8Ch），存放的數(shù)據(jù)格式為 BCD 碼形式，如圖 312 所示。在任何的對時鐘和 RAM 的寫操作之前， WP位必須為 0。 位 6：如果為 0，則表示存取日歷時鐘數(shù)據(jù)，為 1表示存取 RAM 數(shù)據(jù)； 位 5至位 1（ A4～ A0） ： 指示操作單元的地址； 位 0（最低有效位）：如為 0，表示要進行寫操作，為 1 表示進行讀操作。本設(shè) 計采用共陽數(shù)碼管。Verilog適合系統(tǒng)級（ system）、算法級（ alogrithem）、寄存器傳輸級（ RTL）、邏輯級（ logic）、門級（ gata）、電路開關(guān)級（ switch）設(shè)計，而 SystemVerilog 是 Verilog語言的擴展和延伸，更適用于可重用的可綜合 IP和可重用的驗證用 IP設(shè)計，以及特大型（千萬門級以上）基于 IP的系統(tǒng)級設(shè)計和驗證。使用 Quartus II內(nèi)嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II 嵌入式軟核處理器 [2]。更新行數(shù)據(jù)最大周期 Tmax=1/50/16=。同時 isdone產(chǎn)生一脈沖用于與其他模塊進行交互。移位時，首先啟動計數(shù)器 ，當(dāng)每計滿 9， 999， 999（即）