【正文】 它只能實(shí)現(xiàn)一個(gè)外部接口模塊，它能向液晶顯示器件輸出信號(hào)。在無主控輸入時(shí)，應(yīng)有一個(gè)靜態(tài)顯示，表示其正?？捎?。 ● 寫顯示數(shù)據(jù)（ Write Display Data） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 顯 示 數(shù) 據(jù) 該操作將 8 位數(shù)據(jù)寫入先前已確定的顯示存儲(chǔ)器的單元內(nèi)。 HD612O2U有 64行顯示的管理能力，該指令中 L5～ LO 為顯示起始行的地址，取值在 O～ 3FH（ 1～ 64 行）范圍內(nèi)，它規(guī)定了顯示屏上最頂一行所對(duì)應(yīng)的顯示存儲(chǔ)器的行地址。因此計(jì)算機(jī)在每次對(duì) GDM12864A 操作之前，都要讀出狀態(tài)字判斷 BUSY 是否為“ 0”。 BUSY＝ 0表示 GDM12864A 接口控制電路已 處于“準(zhǔn)備好”狀態(tài)，等待計(jì)算機(jī)的訪問。 CS１ CS２ GDM12864A 0 0 禁止使用 0 1 左區(qū) 1 0 右區(qū) 1 1 未選 2. 864A 圖形液晶顯示模塊的軟件特性 了解 GDM12864A 圖形液晶顯示模塊的電路特性后，要使用 GDM12864A 圖形液晶顯示模塊還需要熟悉其軟件特性，即 GDM12864A 的指令功能，才能很好地應(yīng)用圖形液晶顯示模塊。 64 路列驅(qū)動(dòng)輸出。它的特點(diǎn)是內(nèi)置 64 64 位的顯示存儲(chǔ)器，顯示屏上各像素點(diǎn)的顯示狀態(tài)與顯示存儲(chǔ)器的各位數(shù)據(jù) — 一對(duì)應(yīng)，顯示存儲(chǔ)器的數(shù)據(jù)直接作為圖形顯示的驅(qū)動(dòng)信號(hào)。控制部操縱著顯示功能，文本顯 示方式，圖形顯示方式，圖文合成顯示方式等。 LP— 數(shù)據(jù)鎖存信號(hào)，在一行數(shù)據(jù)移位到位之后，這個(gè)信號(hào)將這些數(shù)據(jù)寄存器中，實(shí)現(xiàn)一行的顯示。另一個(gè)是數(shù)據(jù)通道，即數(shù)據(jù)緩沖器，它由數(shù)據(jù)輸入寄存器和寄存器組成，數(shù)據(jù)輸入寄存器用來接收計(jì)算機(jī)發(fā)來的指令參數(shù)和顯示數(shù)據(jù)輸出寄存器用來將顯示存儲(chǔ)器的數(shù)據(jù)和可讀參數(shù)寄存器的數(shù)據(jù)送到微處理數(shù)據(jù)總線上，供微處理器讀取。增加了振和時(shí)序發(fā)生器 。驅(qū)動(dòng)器的工作原理為 :移位寄存器在移位脈沖 CP 的作用下將顯據(jù)移位傳輸，在傳輸完一行的數(shù)據(jù)之后， LP 脈沖的觸發(fā)下，將移位寄存器的鎖存到鎖存器中以控制驅(qū)動(dòng)電路的開關(guān)狀態(tài)，同時(shí)在 LP 的作用下，行驅(qū)動(dòng) 器的寄存器內(nèi)數(shù)據(jù)移動(dòng)一位，并在緊接的 CP 作用下 (作為鎖存信號(hào) )進(jìn)入鎖存器內(nèi)新掃描行。比如說同樣的 320*240 像素，或者 640*480 像素的液晶屏，們都可以找到單屏掃描或者雙屏掃描的屏，但是雙屏掃描的屏往往具有更高示對(duì)比度和亮度，顯示效果要好 [4]。把縱向一組顯示像素的段電極連在一起引出稱之電極，又稱列電極，用 SGE表示。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 22 圖 321 八段液晶顯示電極結(jié)構(gòu)圖 我們?cè)诒畴姌O BP 上施加一個(gè)正脈列，在需要顯示的像素段電極上加入與背電極脈沖相位差為 180 度的等幅正脈列，于是在該像素上產(chǎn)生 +5V 或者 5V 的顯示驅(qū)動(dòng)脈沖序列 。顯示信息量大 。 表 Nios 內(nèi)核參數(shù) Nios 內(nèi)核參數(shù) Nios CPU 參數(shù) 32 位 Nios CPU 16 位 Nios CPU 數(shù)據(jù)總 線寬度 (bits) 32 16 ALU 寬度 (bits) 32 16 地址總線寬度 (bits) 32 16 指令大小 (bits) 16 16 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 20 . NiosⅡ 微處理器的應(yīng)用領(lǐng)域 隨著嵌入式處理器在系統(tǒng)設(shè)計(jì)中發(fā)揮越來越大的作用， FPGA 供應(yīng)商也致力于客戶提供這方面的支持， NoisⅡ處理器可應(yīng)用于多種場(chǎng)合，主要包括以下方面 ： ? 消費(fèi)類電子產(chǎn)品 ： NiosⅡ技術(shù)可以應(yīng)用在目前流行的機(jī)頂盒，等離子體顯示器， HDTV， DVD 播放器等應(yīng)用中。 第四階段 :設(shè)計(jì)驗(yàn)證及修正。在開發(fā)板上一般使用片外或片內(nèi)存儲(chǔ)器來存儲(chǔ)非易失性代碼。編譯后生成的二進(jìn)制代碼保存為 Srecord 格式文件（后綴名為 .srec） ，另外也生成包含調(diào)試信息的代碼文件（后綴名為 .out）。使用 Quartus 對(duì)整個(gè)硬件設(shè)計(jì)文件進(jìn)行編譯，得到 FPGA 的硬件配置文件。 第一階段 :系統(tǒng)分析階段。在設(shè)計(jì)規(guī)劃后，分為硬件開發(fā)與軟件開發(fā)兩個(gè)流程。 SOPC 技術(shù)主要是指面向單片系統(tǒng)級(jí)專用集成電路設(shè)計(jì)的計(jì)算機(jī)技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計(jì)技術(shù)相比，其特點(diǎn)有 [17]： ● 設(shè)計(jì)全程，包括電路系統(tǒng)描述、硬件設(shè)計(jì)、仿真測(cè)試、綜合、調(diào)試、系統(tǒng)軟件設(shè)計(jì)，直至整個(gè)系統(tǒng)的完成，都有計(jì)算機(jī)進(jìn)行。 3. Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。主從模式可以支持一片 PROM 編程多片 FPGA。用戶可以根據(jù)不同的配置模式 ,采用不同的編程方式。 FPGA（ Field Programmable Gate Array） 即現(xiàn)場(chǎng)可編程門陣列 ,它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。利用 FPGA/CPLD 布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備 。綜合器在工作前 ，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。 顯示模塊 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 10 顯示數(shù)值由顯示控制單元外部的其它模塊提供，將數(shù)值 的個(gè)位，十位百位等分別傳送。 分頻模塊 在接口電路中，時(shí)鐘信號(hào)的作用至關(guān)重要。使用 FPGA 來設(shè)計(jì)一個(gè)嵌入式 LCD 顯示控制器來進(jìn)一步降低成本和功耗具有顯著的實(shí)際意義。 本文利用 VHDL 硬件描述語(yǔ)言設(shè)計(jì)了液晶顯示 控 制器，實(shí)現(xiàn)了替代專用集成電路驅(qū)動(dòng)控制 LCD 的作用。 隨著大容量可編程邏輯器件的不斷涌現(xiàn)， FPGA 技術(shù)越來越多地應(yīng)用在大規(guī)模集成電路的設(shè)計(jì)中。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確 的說明并表示了謝意。 涉密論文按學(xué)校規(guī)定處理。 現(xiàn)代社會(huì)，以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)迅速發(fā)展，以及信息的爆炸式增長(zhǎng)，人類獲得的視覺信息很大部分是從各種各樣的電子顯示器件上獲得的，對(duì)這些顯示器件的要求也越來越高。 嵌入式系統(tǒng) 已深入應(yīng)用到軍事、生態(tài)環(huán)境監(jiān)測(cè)、基礎(chǔ)設(shè)施安全、醫(yī)療健康、工廠自動(dòng)化、智能交通控制、智能居家、安全報(bào)警等領(lǐng)域。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 9 第一章 緒 論 本課題通過對(duì) LCD 顯示控制器的 VHDL 設(shè)計(jì)，使學(xué)生熟練掌握用 EDA 的方法設(shè)計(jì)大型數(shù)字系統(tǒng)的能力，并通過下載可編程控制器件 FPGA 上實(shí)現(xiàn)設(shè)計(jì)功能。 （ 3）非整數(shù)分頻 若時(shí)鐘源與頻率不成整數(shù)關(guān)系，則可以采用小數(shù)分頻器進(jìn)行分頻。 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）縮寫，以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言 HDL（ Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程： 開發(fā)步驟： 文本 /原理圖 編輯與修改。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的 一致性。（該步驟也可略去） 下載。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 12 一。這樣 ,同一片 FPGA,不同的編程數(shù)據(jù) ,可以產(chǎn)生不同的電路功能。 用高級(jí)語(yǔ)言設(shè)計(jì)電路的流程： ； 。 7．燒寫器件（編程） [14]。 SOPC 技術(shù)的目標(biāo)就是企圖將盡可能大而完整的電子統(tǒng)，包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速氣系統(tǒng)、 DSP 系統(tǒng)、數(shù)字通信系統(tǒng)、存儲(chǔ)電路以及普通數(shù)字系統(tǒng)等，在單一 FPGA 中實(shí)現(xiàn)，使得所設(shè)計(jì)的電路系統(tǒng)在其規(guī)模、可靠性、體積、功耗、功能、性能指標(biāo)、上市周期、開發(fā)成本、產(chǎn)品維護(hù)及其硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化。 SOPC 系統(tǒng)設(shè)計(jì)的基本軟件工具主要有 :Quartus II，用于完成 Nios 系統(tǒng)的綜合、硬件優(yōu)化、適配、編程下載和硬件系統(tǒng)測(cè)試； SOPC Builder 是 Altera Nios 嵌入式處理器開發(fā)軟件包，用于實(shí)現(xiàn) Nios 系統(tǒng)的配置、生成、 Nios 系統(tǒng)相關(guān)的監(jiān)控和軟件調(diào)試平臺(tái)的生成； ModelSim ，用于對(duì) SOPC Builder 生成的 Nios 的 HDL 描述進(jìn)行系統(tǒng)功能仿真； Matlab/DSP Builder，可借助于生成 Nios 系統(tǒng)的硬件加速器，進(jìn)而為其定制新的指令； GNU Pro，用于進(jìn)行軟件調(diào)試。 圖 21 所示的是 Nios 系統(tǒng)開發(fā)的流程圖，概述了利用 SOPC 工具實(shí)現(xiàn) Nios應(yīng)用系統(tǒng)的硬件設(shè)計(jì)流程 [18]。此階段有以下幾個(gè)步驟 : 1. 使用 Quartus軟件對(duì)于 Altera沒有提供 IP核的系統(tǒng)組成部分 (用戶自定義邏輯或者用戶自定義接口 )進(jìn)行設(shè)計(jì)。 SDK 中包含的頭文件和庫(kù)文件，為軟件開發(fā)人員省去了創(chuàng)建硬件映射表和編程底層硬件子程序的基礎(chǔ)性編程操作。通過使用 Nios 開發(fā)板自帶的 GNU debugger(GDB)調(diào)試器可以對(duì) .out 格式的可執(zhí)行代碼進(jìn)行調(diào)試。在這種情況下， Nios 開發(fā)者可以使用自己的自啟動(dòng)代碼來完全代替 GREM Monitor 監(jiān)控程序。 ? 16位的指令寬度，減少了代碼的長(zhǎng)度以及指令存儲(chǔ)器的寬度。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 21 第三章 液晶顯示及其控制驅(qū)動(dòng)機(jī)理分析 由于液晶自身的優(yōu)點(diǎn)，如易于彩色化、無電磁輻射、長(zhǎng)壽命、被動(dòng)顯示等得液晶顯示器具有很多適合人們使用的優(yōu)點(diǎn) :畫面色彩還原效果較之 CRT 好，顯示器的液晶技術(shù)可產(chǎn)生比一般映像管顯示器更清晰、更精準(zhǔn)的影 像畫質(zhì)，真實(shí)、更飽和的色彩呈現(xiàn) 。 常用于液晶顯示器件上的驅(qū)動(dòng)方法有靜態(tài)驅(qū)動(dòng)和動(dòng)態(tài)驅(qū)動(dòng)兩種。當(dāng) A 為，’ 1”時(shí)，抑或電路輸出與 BP 反向的段電極脈當(dāng) A 為“ 0”時(shí)輸出與 BP 同向德段電極 脈沖。假設(shè)一幀的掃描行數(shù)為 N，掃描一時(shí)間是 1，那么一行所占有的時(shí)間為一幀時(shí)間的 /lN，該值稱為占空比系數(shù)。 在驅(qū)動(dòng)器中，移位寄存器是用于完成顯示數(shù)據(jù)傳輸?shù)模捎昧舜氩⒊銎?，并行輸出連接到鎖存器輸入端。 綜合以上的這些特性，我們可以把控制器的特性簡(jiǎn)稱為三部一集，即接控制部、區(qū)東部和指令集。接下來介紹一下液晶顯示控制器各個(gè)組成部分的功能 [16] 1)接口部 液晶顯示控制器的接口部有指令寄存器 /譯碼器、數(shù)據(jù)緩沖器和狀態(tài)字寄存器以及相關(guān)的邏輯電路組成。這些時(shí)序信號(hào)作為控制脈沖向液晶顯示驅(qū)動(dòng)系統(tǒng) 輸出，也作為顯示數(shù)據(jù)傳輸?shù)耐ǖ?。首先是時(shí)鐘系統(tǒng)，液晶顯示控制器都有獨(dú)立的時(shí)鐘，由這個(gè)時(shí)鐘提供給時(shí)生器以生成控制時(shí)序和顯示時(shí)序。光標(biāo)地址計(jì)數(shù)器指示在一幀顯示過程中，當(dāng)前的區(qū)的地址指針。 狀態(tài)字為一個(gè)字節(jié)，其中僅有 3 位有效位，它們是： BUSY 表示當(dāng)前 GDM12864A 接口控制電路運(yùn)行狀態(tài)。當(dāng) RST 為高電平狀態(tài)時(shí)， GDM12864A 為正常工作狀態(tài)， RESET=0。此時(shí)在狀態(tài)字中 ON／ OFF=0。 ● 列地址設(shè)置（ Set Y address） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 1 Y address(0~63) 該指令設(shè)置了 Y 地址計(jì)數(shù)器的內(nèi)容， C5～ CO＝ O～ 3FH（ 1～ 64）代表某一頁(yè)面上的某一單元地址，隨后的一次讀或?qū)憯?shù)據(jù)將在這個(gè)單元上進(jìn)行。 62 63 行號(hào) X=0 ↓ X=7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ D