【正文】 使用第二階段得到的硬件配置文件以及第三階段得到的軟件代碼在開發(fā)板上進(jìn)行詳細(xì)的測試。 最后，就是基于 Nios 的 SOPC 系統(tǒng)在實際產(chǎn)品上的實現(xiàn)。在這種情況下， Nios 開發(fā)者可以使用自己的自啟動代碼來完全代替 GREM Monitor 監(jiān)控程序。 ? 另一種方法則需要 Nios 硬件開發(fā)人員在 SOPC Builder 中去掉 GREM Monitor 監(jiān)控程序，并將 Nios CPU 的 reset 地址指向程序在 Flash 存儲器中的地址，然后重新編譯硬件設(shè)計即可。 使用片 外存儲器，可以分為以下兩種方法 [17]： ? 在 Nios控制臺窗口下使用 srec2flash腳本命令將 .srec格式的可執(zhí)行代碼轉(zhuǎn)換為開發(fā)板上 Flash 存儲器所認(rèn)可的 .flash 格式文件。 2. 轉(zhuǎn)換代碼為自啟動代碼 應(yīng)用程序代碼完全調(diào)試通過后，還可以將執(zhí)行代碼存儲到開發(fā)板上的 Flash 存儲器中，之后，每次 Nios CPU 復(fù)位重啟后就會自動執(zhí)行該可執(zhí)行代碼。通過使用 Nios 開發(fā)板自帶的 GNU debugger(GDB)調(diào)試器可以對 .out 格式的可執(zhí)行代碼進(jìn)行調(diào)試。 1. 調(diào)試代碼 如果在源程序中使用了 printf()函數(shù)輸出調(diào)試信息，那么該調(diào)試信息將被傳送到標(biāo)準(zhǔn)輸出輸入端口（ STDIO）上。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 18 3. 下載可執(zhí)行代碼到開發(fā)板 通過使用 niosrun 批處理腳本，可以將第二步編譯生成的可執(zhí)行代碼下載到開發(fā)板上，并且立即執(zhí)行代碼。通過使用 niosbuild 批處理命令或編寫 Makefile 文件，開發(fā)人員可以方便地對軟件源程序進(jìn)行編譯。 SDK 中包含的頭文件和庫文件，為軟件開發(fā)人員省去了創(chuàng)建硬件映射表和編程底層硬件子程序的基礎(chǔ)性編程操作。 主要步驟為： 1. 獲取目標(biāo) Nios 系統(tǒng)的 SDK 利用 SOPC Builder 創(chuàng)建完成 Nios CPU 之后，就會在其工作目錄下生成 Nios CPU 系統(tǒng)的 SDK 子目錄。 第三階段 :軟件設(shè)計階段。 3. 使用 Quartus 進(jìn)行硬件整體設(shè)計。此階段有以下幾個步驟 : 1. 使用 Quartus軟件對于 Altera沒有提供 IP核的系統(tǒng)組成部分 (用戶自定義邏輯或者用戶自定義接口 )進(jìn)行設(shè)計。 第二階段 :硬件設(shè)計階段。在這個階段我們需要解決的問題是對目標(biāo)系統(tǒng)進(jìn)行功能分析，確定系統(tǒng)的性能指標(biāo)，在此基礎(chǔ)上決定系統(tǒng)中需要采用哪些組件。個開發(fā)分為四個階段。 圖 21 所示的是 Nios 系統(tǒng)開發(fā)的流程圖，概述了利用 SOPC 工具實現(xiàn) Nios應(yīng)用系統(tǒng)的硬件設(shè)計流程 [18]。然后鎖定端口引腳，啟動 QuartusII，對生成的 Nios系統(tǒng)描述文件進(jìn)行綜合、適配和下載 。 Nios的硬件設(shè)計流程就是為了定制合適的 CPU和外設(shè)，然后在 SOPC Builder和 QuartusII 中實現(xiàn)外設(shè)定義完成后，即可對 Nios CPU 和各外設(shè)模塊的特性、大小及在系統(tǒng)中地址分配等進(jìn)行設(shè)定。 Nios 是一個可靈活定制的 CPU，它的外設(shè)是可選的 IP 核或自定制邏輯，可以根據(jù)系統(tǒng)設(shè)計要求，通過 SOPC Builder 向?qū)降慕缑娑ㄖ撇眉舻卯?dāng)?shù)?SOPC 系統(tǒng)。 SOPC 系統(tǒng)設(shè)計的基本軟件工具主要有 :Quartus II，用于完成 Nios 系統(tǒng)的綜合、硬件優(yōu)化、適配、編程下載和硬件系統(tǒng)測試； SOPC Builder 是 Altera Nios 嵌入式處理器開發(fā)軟件包，用于實現(xiàn) Nios 系統(tǒng)的配置、生成、 Nios 系統(tǒng)相關(guān)的監(jiān)控和軟件調(diào)試平臺的生成； ModelSim ，用于對 SOPC Builder 生成的 Nios 的 HDL 描述進(jìn)行系統(tǒng)功能仿真； Matlab/DSP Builder，可借助于生成 Nios 系統(tǒng)的硬件加速器，進(jìn)而為其定制新的指令； GNU Pro，用于進(jìn)行軟件調(diào)試。 . SOPC 概述 Nios 嵌入式 CPU 是一種專門為單芯片可編程系統(tǒng)（ SOPC）設(shè)計應(yīng)用而優(yōu)化的 CPU 軟核。 ● 設(shè)計技術(shù)直接面向用戶，即專用集成電路的被動使用者同時也可能是專用集成電路的主動設(shè)計者。從設(shè)計手段上講，相比于傳統(tǒng)技術(shù)，更廣和更深入地利用了計算機(jī)，而計算機(jī)技術(shù)無疑是當(dāng) 今的主流技術(shù)。 SOPC 技術(shù)的目標(biāo)就是企圖將盡可能大而完整的電子統(tǒng)，包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速氣系統(tǒng)、 DSP 系統(tǒng)、數(shù)字通信系統(tǒng)、存儲電路以及普通數(shù)字系統(tǒng)等，在單一 FPGA 中實現(xiàn)，使得所設(shè)計的電路系統(tǒng)在其規(guī)模、可靠性、體積、功耗、功能、性能指標(biāo)、上市周期、開發(fā)成本、產(chǎn)品維護(hù)及其硬件升級等多方面實現(xiàn)最優(yōu)化。 II 的設(shè)計流程 Quartus II 設(shè)計流程 如下 ： 設(shè)計輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； 布局連線：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具；時序分析； 仿真： Quartus II 提供了功能仿真和時序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動串行模式、 JTAG 模式、主動串行模式和插座內(nèi)編程模式 [14]。 4. 可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體 。 2. 具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 7．燒寫器件（編程） [14]。 。 、 布線。 。 用高級語言設(shè)計電路的流程： ； 。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong 超高速集成電路硬件描述語言。串行模式可以采用串行 PROM 編程 FPGA。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式 。這樣 ,同一片 FPGA,不同的編程數(shù)據(jù) ,可以產(chǎn)生不同的電路功能。 FPGA 的編程無須專用的 FPGA 編程器 ,只須用通用的 EPROM、 PROM 編程器即可。 加電時 ,FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中 ,配置完成后 ,FPGA進(jìn)入工作狀態(tài)。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的 ,因此 ,工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 12 一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路的不足 ,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 硬件仿真與測試。（該步驟也可略去） 下載。 功能仿真和時序仿真。該操作完成后， EDA 軟件將產(chǎn)生針對此項設(shè)計的適配報告和 JED 下載文件等多項結(jié)果。 適配。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計描述與設(shè)計意圖的 一致性。綜合后 HDL 綜合器可生成 ENIF、 XNF 或 VHDL 等格式的網(wǎng)表文件，他們從門級開始描述了最基本的門電路結(jié)構(gòu)。 綜合。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 11 編譯。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程： 開發(fā)步驟： 文本 /原理圖 編輯與修改。 適配器的功能是將由綜合器產(chǎn)生的 網(wǎng)表 文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合器的功能就是將設(shè)計者在 EDA 平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。 EDA 是電子設(shè)計自動化（ Electronic Design Automation）縮寫，以計算機(jī)為工具，根據(jù)硬件描述語言 HDL（ Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。 執(zhí)行指令模塊 顯示控制單元實現(xiàn)采用狀態(tài)機(jī)，將整個 LCD 屏幕刷新一次的控制分為若干單元狀態(tài)。隨著模塊的工作，不斷向 LCD 顯示控制單元輸送最新數(shù)據(jù)信息在特定的位置上顯示當(dāng)信息位置固定不變時，在顯示單元內(nèi)部定義常量，向固定位置傳送即可。即可以實現(xiàn)半整數(shù)分頻。 （ 3）非整數(shù)分頻 若時鐘源與頻率不成整數(shù)關(guān)系，則可以采用小數(shù)分頻器進(jìn)行分頻。 （ 2）奇數(shù)分頻 與偶數(shù)分頻相同，但是如果要求占空比為 50%，則可以先對輸入時鐘的上升沿技計數(shù)，然后讓一個內(nèi)部信號在前一半時 間里為低電平在后半段時間里為高電平 ， 同時對輸入時鐘的下降沿進(jìn)行計數(shù)，讓另一個內(nèi)部信號在前一半的時間里為高電平，后一半時間里為低電平。一般 FPGA 的外部時鐘信號可達(dá)幾十兆赫， 但是由于一些接口電路的特性所致，這樣高頻率的時鐘不適合電路工作，所以應(yīng)該引進(jìn)時鐘分頻電路，產(chǎn)生頻率適合接口電路的時鐘信號，這樣才能便于接口電路工作。這 3 個子模塊最后在頂層模塊中被調(diào)用并裝配在一起，共同完成要求。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 9 第一章 緒 論 本課題通過對 LCD 顯示控制器的 VHDL 設(shè)計，使學(xué)生熟練掌握用 EDA 的方法設(shè)計大型數(shù)字系統(tǒng)的能力，并通過下載可編程控制器件 FPGA 上實現(xiàn)設(shè)計功能。采用的是相對獨(dú)立的 VHDL 語言，便于移植和修改。 在本設(shè)計中，主要設(shè)計了三個子模塊，分頻模塊 、 LCD 顯示模塊和執(zhí)行指令模塊 。而液晶顯示技術(shù)逐漸成熟，已是型嵌入式設(shè)備顯示終端的主流設(shè)備。 嵌入式系統(tǒng) 已深入應(yīng)用到軍事、生態(tài)環(huán)境監(jiān)測、基礎(chǔ)設(shè)施安全、醫(yī)療健康、工廠自動化、智能交通控制、智能居家、安全報警等領(lǐng)域。 而嵌入式計算機(jī)系統(tǒng)的技術(shù)要求則是對象的智能化控制能力；技術(shù)發(fā)展方向是與對象系統(tǒng)密切相關(guān)的嵌入性能、控制能力與控制的可靠性。 關(guān)鍵詞 ： LCD， FPGA， SOPC， Nios 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 5 ABSTRACT Compared to other terminal display device , LCD display has the advantages of lowvoltage, micropower, the information volume . It is widely used as the maximum use of the display device in the mobile munication terminal , portable puter , GPS satellite positioning systems .LCD controller for LCD driver circuit of the core ponents realize the liquid crystal display by provide timing signals and display data For the liquid crystal display system . With highcapacity programmable logic devices continue to emerge , FPGA technology is increasingly used in large scale integrated circuit design .FPGA (Field Programmable Gate Array) is powerful, high integration , good flexibility , speed , high stability and easy to implement plex logic functions and so on .The LCD controller realized with FPGAhardware programming language is easy to integrated to a SoC system and modify to adapt to differe