【正文】 1 和 reg64_enable2 四個(gè)使能信號(hào)來保證數(shù)據(jù)正確分布。所以數(shù)據(jù)寄存器還必須保證數(shù)據(jù)的正確分配。 RC 陣列內(nèi)部互連如圖 所示 [4]: 圖 RC 陣列內(nèi)部互連 圖 DMA 控制器功能模塊劃分 根據(jù)設(shè)計(jì)要求，將 DMA 控制器劃分為三個(gè)主要功能模塊： DataRegisters 理工大學(xué)學(xué)士學(xué)位論文 20 Unit(DRU)——數(shù)據(jù)寄存器單元， Address GeneratorUnit(AGU)——地址產(chǎn)生器單元，State Controller Unit(SCU)——狀態(tài)控制器單元，如圖 所示： 圖 DMA 控制器內(nèi)部功能塊劃分 功能模塊的行為級(jí)設(shè)計(jì)及 Verilog HDL 描述 數(shù)據(jù)寄存器的行為級(jí)描述 數(shù)據(jù)寄存器的主要任務(wù)是從 SDRAM 獲取數(shù)據(jù)，然后傳給 FB 或者 RC。此 RC 陣列通過 context 字來配置功能和網(wǎng)絡(luò)連接。 RC(Reconfigurable Cell array)即可配置單元陣列，它有 64 個(gè)可配置單元，排列成 88 陣列的形式。 SDRAM 不僅可用作主存，在顯示卡上的內(nèi)存方面也有廣泛應(yīng)用。 SDRAM(Synchronous DRAM)即同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，這是目前使用最為廣泛一種內(nèi)存類型，也是目前奔騰計(jì)算機(jī)系統(tǒng)普遍使用的內(nèi)存形式。在它的內(nèi)部有兩個(gè)單獨(dú)的接收機(jī)，每個(gè)接收機(jī)包含兩個(gè)儲(chǔ)藏體。它是由靜態(tài)隨機(jī)存儲(chǔ)器組成的存儲(chǔ)器陣列 ，數(shù)據(jù)可以通過多路復(fù)用器和緩沖器直接傳送。 RISC 處理器比 CISC 處理器設(shè)計(jì)更簡單，所需要的處理時(shí)間將變得更短，并可以采用比 CISC 處理器更多先進(jìn)的技術(shù)，便于開發(fā)更快的下一代處理器。它的關(guān)鍵技術(shù)在于流水線操作，在一個(gè)時(shí)鐘周期里完成多條指令。 DMA 控制器與其他模塊接口全景描述如圖 所示。主要具有以下功能：從 SDRAM 裝載數(shù)據(jù)到 FB；從 FB 儲(chǔ)存數(shù)據(jù)到 SDRAM；從 SDRAM 轉(zhuǎn)載數(shù)據(jù)到 RC。 理工大學(xué)學(xué)士學(xué)位論文 18 運(yùn)行環(huán)境及設(shè)計(jì)功能要求 (1)DMA 控制器的運(yùn)行環(huán)境： 32bit RISC processor、 88 RC Array、 64bit Frame Buffer、 32bit SDRAM。異步電路使用組合邏輯電路實(shí)現(xiàn)，沒有統(tǒng)一的時(shí)鐘信號(hào)，容易產(chǎn)生毛刺和競(jìng)爭(zhēng)冒險(xiǎn)；同步時(shí)序電路使用組合邏輯和觸發(fā)器實(shí)現(xiàn)電路功能，主要信號(hào)和輸出信號(hào)都由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠避免毛刺，信號(hào)穩(wěn)定。本設(shè)計(jì)所采用的仿真軟件是 Mentor 公司提供的 ModelSim SE 。本文采用 Verilog HDL 作為設(shè)計(jì)語言。 Verilog HDL 和 VHDL 是目前最常用的兩種硬件描述語言 ，同時(shí)也都是 IEEE 標(biāo)準(zhǔn)化的 HDL語言。本文采用 TopDown 的設(shè)計(jì)方法。系統(tǒng)的總體仿真是頂層進(jìn)行功能劃分的重要環(huán)節(jié)，這時(shí)的設(shè)計(jì)是與工藝無關(guān)的。 設(shè)計(jì)方案 設(shè)計(jì)說明 (1) 設(shè)計(jì)方法：硬件電路的基本設(shè)計(jì)方法主要是指：傳統(tǒng)的 “BottomUp”的設(shè)計(jì)方法和新興的 “TopDown”的 EDA 設(shè)計(jì)方法。 理工大學(xué)學(xué)士學(xué)位論文 17 3 DMA 控制器的行為級(jí)設(shè)計(jì) 本文所要設(shè)計(jì)的是一個(gè)同步 DMA 控制器電路系統(tǒng)，用來控制內(nèi)存與外設(shè)之間的數(shù)據(jù)交流。在有些高速串行數(shù)據(jù)中，數(shù)據(jù)間隔可能很短， CPU的中斷反應(yīng)時(shí)間可能太慢，此時(shí)必需采用 DMA 提高數(shù)據(jù)傳輸?shù)姆磻?yīng)時(shí)間。 AMD 公司的 AM186CC 系列微處理器/微控制器設(shè)置了十多個(gè) DMA，負(fù)責(zé)串行設(shè)備的數(shù)據(jù)通訊。對(duì)于通訊微處理器而言， DMA 的介入主要是為了提高處理器數(shù)據(jù)通訊的能力。 DMA 允許理工大學(xué)學(xué)士學(xué)位論文 16 在片內(nèi)存儲(chǔ)器、片內(nèi)外設(shè)或外部器件之間進(jìn)行數(shù)據(jù)傳輸。系統(tǒng)中采用 DSP 的片上 DMA控制器，以 DMA數(shù)據(jù)傳輸方式將圖像數(shù)據(jù)從片外直接提取到片內(nèi)。國內(nèi)有人研究利用 DMA 芯片或 DMA 接口電路進(jìn)行高速數(shù)據(jù)采集。采用通道程序可以很方便地實(shí)現(xiàn)不同地址段之間的數(shù)據(jù)傳輸，因此 DMA 在存儲(chǔ)器分頁操作、虛擬地址映射等非連續(xù)性地址的數(shù)據(jù)傳輸中得到應(yīng)用。由于通道程序可以設(shè)置多個(gè)有序任務(wù)，DMA 通道可以很方便地實(shí)現(xiàn)對(duì)多個(gè)設(shè)備的控制 [20]。在完成通道程序定義的所有任務(wù)后，DMA 通道提出中斷請(qǐng)求。 DMA通道接收到 I/O設(shè)備提出的請(qǐng)求或管理程序提供的內(nèi)部請(qǐng)求后，開始讀取通道程序。用戶程序首先根據(jù) 不同的設(shè)備號(hào)和數(shù)據(jù)傳輸任務(wù)生成設(shè)備管理程序。由通道技術(shù)發(fā)展起來的通道處理機(jī)可以看作是一臺(tái)能夠執(zhí)行有限輸入輸出指令，并且能被多臺(tái)外圍設(shè)備共享的小型 DMA 專用處理機(jī)。 I/O通道技術(shù)是 DMA概念的擴(kuò)展。 DMA 通 道化技術(shù)就是讓 DMA 為某個(gè)或某些特定的設(shè)備服務(wù)，提高這些設(shè)備 (往往是高速串行設(shè)備、存儲(chǔ)器 )的智能化，減少 CPU 的干涉。另一種智能化表現(xiàn)為 DMA 對(duì)特定協(xié)議的識(shí)別，比對(duì)某種串行通訊協(xié)議的識(shí)別，從而可以完成串行數(shù)據(jù)的基本解包、打包任務(wù)。DMA 也可以操作鏈表，實(shí)現(xiàn)和鏈表生成者的交互。 理工大學(xué)學(xué)士學(xué)位論文 15 一種智能化表現(xiàn)就是 DMA 采用鏈表形式，完成多任務(wù)數(shù)據(jù)傳輸。目前國外的 DMA 技術(shù)己經(jīng)逐漸實(shí)現(xiàn)數(shù)據(jù) 交換的智能化和通道化。 圖 （ a） 鏈?zhǔn)蕉嗦沸?DMA 控制器的原理框圖 圖 （ b） 獨(dú)立請(qǐng)求方式型 DMA 控制器的原理框圖 DMA 控制器在現(xiàn)實(shí)中的應(yīng)用 DMA 控制器的主要用途是在 CPU不干涉的情況下，負(fù)責(zé)存儲(chǔ)器之間或存儲(chǔ)器和外圍設(shè)備之間的數(shù)據(jù)交換。多路型 DMA 控制器分為鏈?zhǔn)蕉嗦沸?DMA 控制器及獨(dú)立請(qǐng)求方式多路型 DMA 控制器。 (3)DMA 控制器接到 CPU 的響應(yīng)信號(hào)后，進(jìn)行以下工作： ① 對(duì)現(xiàn)有 DMA 請(qǐng)求中理工大學(xué)學(xué)士學(xué)位論文 14 優(yōu)先權(quán)最高的請(qǐng)求予以響應(yīng)； ② 選 擇相應(yīng)的地址寄存器的內(nèi)容來驅(qū)動(dòng)地址總線； ③ 根據(jù)所選設(shè)備操作寄存器的內(nèi)容，向總線發(fā)出讀、寫信號(hào)； ④ 外圍設(shè)備向數(shù)據(jù)總線傳送數(shù)據(jù)，或從數(shù)據(jù)總線接收數(shù)據(jù)； ⑤ 每個(gè)字節(jié)傳送完畢后， DMA 控制器使相應(yīng)的地址寄存器和長度寄存器加 “1”或減 “1”。 (2)CPU 在適當(dāng)?shù)臅r(shí)刻響應(yīng) DMA 請(qǐng)求。 多路型 DMA 控制器可以對(duì)多個(gè)獨(dú)立的 DMA 通路進(jìn)行控制。 圖 選擇型 DMA 控制器的邏輯框圖 多路型 DMA 控制器 與選擇型 DMA 方式相比，多路型 DMA 不僅在物理上可以連接多個(gè)外圍設(shè)備，而且在邏輯上也允許這些外圍設(shè)備同時(shí) 工作，各個(gè)設(shè)備以字節(jié)交叉方式通過 DMA 控制器進(jìn)行數(shù)據(jù)傳送。顯然，選擇型 DMA 控制器相當(dāng)于一個(gè)邏輯內(nèi)存工作時(shí)間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 理工大學(xué)學(xué)士學(xué)位論文 13 開關(guān)，根據(jù) I/O 指令來控制此開關(guān)與某個(gè)設(shè)備連接。從預(yù)置開始，一直到這個(gè)數(shù)據(jù)塊傳送結(jié)束， DMA 控制器只為所選的設(shè)備提供服務(wù)。除了前面提到的基本邏輯部件外，還有一個(gè)設(shè)備號(hào)寄存器。換句話說，在某一個(gè)時(shí)間段內(nèi)只能為一個(gè)設(shè)備提供服務(wù)。當(dāng)然，相應(yīng)的硬件邏輯就更加復(fù)雜 [16][17]。這種傳送方式又稱為 “通行的 DMA”方式，其來由是這種 DMA 傳送對(duì) CPU來說，如同透明的玻璃一般，沒有任何感覺或者影響。在 C2 周期中，如 CPU有訪內(nèi)請(qǐng)求，同樣將傳送地址、數(shù)據(jù)等信號(hào)。 CPU和 DMA 控制器各自有自己的訪內(nèi)地址寄存器、數(shù)據(jù)寄存器和讀 /寫信號(hào)等控制寄存器。 假設(shè) CPU 工作周期為 ，內(nèi)存存取周期小于 ，那么一個(gè) CPU 周期可分為 C1 和 C2 兩個(gè)分內(nèi)存工作時(shí)間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 內(nèi)存工作時(shí)間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 理工大學(xué)學(xué)士學(xué)位論文 12 周期，其中 C1 供 DMA 控制器訪內(nèi)， C2 供 CPU訪內(nèi)。因此，周期挪用的方法適用于 I/O 設(shè)備讀寫周期大于內(nèi)存存儲(chǔ)周期的情況 [16]。這種傳送方式的時(shí)間圖如下圖所示： 圖 周期挪用 與停止 CPU訪問的 DMA 方法相比較，周期挪用的方法既實(shí)現(xiàn)了 I/O 傳送，又較好的發(fā)揮了內(nèi)存和 CPU的效率，是一種廣泛采用的方法。這是因?yàn)椋鈬O(shè)備傳送兩個(gè)數(shù)據(jù)之間的間隔一般總是大于內(nèi)存存儲(chǔ)周期，即使高速 I/O 設(shè)備也是如此 [16]。這種傳送方式的時(shí)間圖如下： 圖 停止 CPU 訪問 其優(yōu)點(diǎn) 是：控制簡單，它適用于數(shù)據(jù)傳輸率很高的設(shè)備進(jìn)行成組傳送。在一批數(shù)據(jù)傳送完畢后， DMA理工大學(xué)學(xué)士學(xué)位論文 11 控制器通知 CPU可以使用內(nèi)存，并把總線控制權(quán)交還給 CPU。 DMA 控制器與 CPU分時(shí)使用內(nèi)存通常采用一下三種方法： (1)停止 CPU訪問內(nèi)存：當(dāng)外圍設(shè)備要求傳送一批數(shù)據(jù)時(shí)，由 DMA 控制器發(fā)一個(gè)停止信號(hào)給 CPU，要求 CPU放棄對(duì)地址總線、數(shù)據(jù)總線和有關(guān)的控制總線的使用權(quán)。此時(shí) DMAC 接管總線控制權(quán)，然后由它向 I/O 設(shè)備發(fā)出 DMA 應(yīng)答信號(hào)。當(dāng) DMAC 收到從外部設(shè)備發(fā)出的請(qǐng)求信號(hào)時(shí)，DMAC 經(jīng)判優(yōu)及屏蔽處理后向總線仲裁器送出總線請(qǐng)求信號(hào)要求占用總線。由 CPU 對(duì) DMAC 編程，確定通道選擇、DMA 操作類型及方式、內(nèi)存首址、地址傳送方向、傳送字節(jié)數(shù)；傳送完畢讀 DMAC的狀態(tài) [18][21]。 ) (2)被動(dòng)態(tài)：指 DMA 控制器在沖線控制權(quán)取得前同其他 I/O 接口芯片一樣，受 CPU的控制。此時(shí)，它通過總線向存儲(chǔ)或外設(shè)發(fā)出地址和讀寫信號(hào)，以控制兩存儲(chǔ)實(shí)體 (存儲(chǔ)器與外設(shè) )間的數(shù)據(jù)傳送。其對(duì)應(yīng)的兩種地位：主控器和受控器。但在它取得總線控制權(quán)之前，又與其他 I/O 接口芯片一樣受 CPU 的控制。 圖 DMA 的工作流程示意圖 理工大學(xué)學(xué)士學(xué)位論文 10 DMA 控制器的傳送狀態(tài) DMAC 是作為兩種存儲(chǔ)實(shí)體之間實(shí)現(xiàn)高速數(shù)據(jù)傳送而設(shè)計(jì)的專用處理器。 CPU收到此信號(hào)，一方面使 HLDA 無效，另一方面又重新開始控制總線，實(shí)現(xiàn)正常取指令、分析指令、執(zhí)行指令的操作。 (3)由 DMAC 送出地址信號(hào)和控制信號(hào)，實(shí)現(xiàn)外設(shè)與內(nèi)存或內(nèi)存不同區(qū)域之間大量數(shù)據(jù)的快速傳送。 CPU的響應(yīng)包括兩個(gè)方面：一方面， CPU將控制總線、數(shù)據(jù)總線和地址總線浮空，即放棄對(duì)這些總線的控制權(quán)；另一方面， CPU將有效的 HLDA 信號(hào)加到 DMAC 上，用此來通知 DMAC， CPU已經(jīng)放棄了總線的控制權(quán)。 DMAC 通過連接到 CPU 的 HOLD 信號(hào)向 CPU提出 DMA 請(qǐng)求。其原理如圖 所示 [13][15]。 (I/O 接口需要有一定大小的 FIFO 緩沖 )。其原理如圖 所示。這樣 CPU至少可以得到一個(gè)總線周期，并可進(jìn)行有關(guān)的操作。其原理如圖 所示。但在此間 DMAC 一直占用總線， CPU無法進(jìn)行任何需要系統(tǒng)總線的操作，只能保持空閑。 DMA 控制器的傳送方式 (1)連續(xù)傳送 (塊傳送 )： DMAC 申請(qǐng)到總線后，將一塊數(shù)據(jù)傳送完后才釋放總線，而不管中間 DREQ 是否有效。 (5)“控制 /狀態(tài) ”邏輯：由控制 和時(shí)序電路以及狀態(tài)標(biāo)志等組成，用于修改內(nèi)存地址計(jì)數(shù)器和字計(jì)數(shù)器，指定傳送類型 (輸入或輸出 )，并對(duì) “DMA 請(qǐng)求 ”信號(hào)和 CPU 響應(yīng)信號(hào)進(jìn)行協(xié)調(diào)和同步。 (4)“DMA請(qǐng)求 ”標(biāo)志：每當(dāng)設(shè)備準(zhǔn)備好一個(gè)數(shù)據(jù)字后給出一個(gè)控制信號(hào)，使 “DMA 理工大學(xué)學(xué)士學(xué)位論文 6 請(qǐng)求 ”標(biāo)志置 “1”。當(dāng)輸入時(shí)，由設(shè) 備 (如磁盤 )送往數(shù)據(jù)緩沖寄存器，再由緩沖寄存器通過數(shù)據(jù)總線送到內(nèi)存。當(dāng)計(jì)數(shù)器溢出即最高位產(chǎn)生進(jìn)位時(shí)，表示這批數(shù)據(jù)傳送完畢，于是引起 DMA 控制器向 CPU發(fā)出中斷信號(hào)。其內(nèi)容也是在數(shù)據(jù)傳送之前由程序預(yù)置，交換的字?jǐn)?shù)通常以補(bǔ)碼形式表示。而當(dāng) DMA 傳送時(shí)，每交換一次數(shù)據(jù)，將地址計(jì)數(shù)器加 “1”，從而以增量方式給出內(nèi)存中要交換的一批數(shù)據(jù)的地址。 圖 控制器的組成 (1)內(nèi)存地址計(jì)數(shù)器：用于存放內(nèi)存中要交換的數(shù)據(jù)的地址。習(xí)慣上將 DMA 方式的接口電路稱為 DMA 控制器。如：在DMA 傳送結(jié)束時(shí)產(chǎn)生中斷請(qǐng)求信號(hào)；在傳