【正文】 的編譯和功能仿真 顯然對于高速的 I/O 設(shè)備以及大量數(shù) 據(jù)交換的場合 (如軟、硬磁盤等 )，這兩種傳送方式就不能滿足速度的要求了。該 DMA 控制器支持多幀傳輸、可 編程地址、可編程的字長、自動初始化、單通道分割操作等 [26]。 第四章為行為 模型編寫 Sti 程序代碼，利用 ModelSim對所建模型進行編譯和仿真測試，檢驗是否達到設(shè)計要求。 (3)數(shù)據(jù)緩沖寄存器：用于暫存每次傳送的數(shù)據(jù) (一個字 )。 (3)按需傳送 (猝發(fā)傳送 )：只要 I/O 接口的數(shù)據(jù)緩沖可用，就進行傳送。因此， DMA 控制器在系統(tǒng)中有兩種工作狀態(tài)：主動態(tài)與被動態(tài) .。在這種 DMA 傳送過程中， CPU基本處于不工作狀態(tài)或者說保持狀態(tài)。在透明的 DMA 方式下工作， CPU既不停止主程序的運行，也不進入等待狀態(tài)，是一種高效率的工作方式。若 CPU 不需要占用總線則繼續(xù)執(zhí)行指令；若 CPU需要占用總線則進入等待狀態(tài)。在大型計算機系統(tǒng)中，為了輔助 CPU對大量外圍設(shè)備進行管理，普遍采用了 I/O通道技術(shù)。 在圖像處理系統(tǒng)中， DMA 控制器也有廣泛應用和前景。由于設(shè)計的主要仿真和調(diào)試過程是在高層次完成的，所以能夠早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，同時也減少了邏輯仿真的工作量。 RISC(Reduced Instruction Set Computers)即精密指令集計算機 ，是為了提高處理器運行的速度而設(shè)計的芯片體系。 Context 字儲存在 context memory 的兩個塊中 (分別儲存在行和列 )，每個塊有 8 組 16 字 context。 wire sys_clk,clear_data_regs。i32。 //輸入全局時鐘信號和 AGU復位清零信號 input[39:0]latch_tr_addresses。 reg[15:0]mem_gen_oaddr。 else if(byte_gen_enable==1) byte_gen_oaddr=byte_gen_oaddr+ 1539。 end 理工大學學士學位論文 27 always(curr_state or byte_gen_oaddr or dma_enable or latch_tr_control or latch_tr_addresses ) begin case(curr_state) //reset the dmac s0: begin clear_latch=1。 lo_reg32_enable=0。 mem_gen_ldinit=0。 理工大學學士學位論文 29 else next_state=s1。 //輸入字節(jié)數(shù)信號 output busy_done。 inout clear_latch。 wire mem_gen_ldinit,mem_gen_enable。 wire reg64_enable2。 inout[15:0]mem_gen_oaddr。 input[3:0]ld_context_num。 str_mux_sel=0。 fb_write=0。 fb_gen_enable=0。狀態(tài)轉(zhuǎn)換是由時鐘的上升沿觸發(fā)。b000000。 //聲明一個 wire 型的全區(qū)時鐘信號和一個AGU 清零復位信號 wire mem_gen_ldinit,mem_gen_enable。地址產(chǎn)生單元的內(nèi)部劃分如圖 所示。 wire str_mux_sel。 input[31:0]mem_data。作為主存，數(shù)據(jù)帶寬越寬，同時處理的數(shù)據(jù)就越多；作為顯存，顯示的信息越多，顯示品質(zhì)也就越高。 (2)功能要求： DMA 控制器在 RISC 處理器在調(diào)控下，應該具有調(diào)控數(shù)據(jù)傳輸?shù)墓δ?。本章結(jié)合對工作要求和環(huán)境的考慮，并依據(jù)前兩章所介紹的 DMA 與 DMA控制器的基本理論，制定了此電路系統(tǒng)的總體設(shè)計方案并完成了電路的行為級設(shè)計。 目前， DMA 在高速數(shù)據(jù)傳輸、慢速設(shè)備管理、零散數(shù)據(jù)收集等方面得到廣泛應用。采用鏈表形式，一個 DMA 就可以自動地為多個有序設(shè)備服務。多路型 DMA 控制器適合于同時為多個慢速外圍設(shè)備提供服務。在 C1 周期中，如果 DMA 控制器有訪內(nèi)請求，可將地址、數(shù)據(jù)等信號送到總線上。 DMA 操作的基本方法 DMA 技術(shù)的出現(xiàn)，使得外圍設(shè)備可以通過 DMA 控制器直接訪問內(nèi)存，與此同時，CPU可以繼續(xù)執(zhí)行程序。下面圖 是 DMA 的工作流程示意圖 [17]。 (2)單次傳送 (每次傳送一個字節(jié) )：每個 DMA 周期只傳送一個字節(jié)就立即釋放總線。 (2)字計數(shù)器：用于記錄傳送數(shù)據(jù)塊的長度 (多少字數(shù) )。 第二章介紹了 基本 DMA 控制器實現(xiàn)數(shù)據(jù)直接存取的工作原理，包括 DMA 控制器的基本功能、基本組成、傳送方式、傳送過程和 DMA 操作的基本方法等，同時也對兩種同步 DMA 控制器進行了簡單的介紹。 TI 公司 TMS320C54x 系列 DSP 中 DMA 控制器有 6 個通道可以跟蹤 6 個獨立的塊傳輸。數(shù)據(jù)傳送方向為外設(shè)→CPU→ 內(nèi)存。 45 DMAC 全電路設(shè) 計中的 Sti 及代碼 4 DMA 控制器的基本組成 本文在基于 Verilog HDL 設(shè)計 DMA 控制器時，采用的是 TopDown 的設(shè)計方法。 17 設(shè)計說明 45 DMAC 全電路的仿真結(jié)果及分析 51 參考文獻 目前的 DMA 控制器設(shè)計一般采用可配置的通道化技術(shù)。仿真的結(jié)果表明，本設(shè)計工作穩(wěn)定，工作速度快， 且 實際模擬運行較好。 圖 控制器的組成 (1)內(nèi)存地址計數(shù)器：用于存放內(nèi)存中要交換的數(shù)據(jù)的地址。但在此間 DMAC 一直占用總線， CPU無法進行任何需要系統(tǒng)總線的操作，只能保持空閑。 (3)由 DMAC 送出地址信號和控制信號，實現(xiàn)外設(shè)與內(nèi)存或內(nèi)存不同區(qū)域之間大量數(shù)據(jù)的快速傳送。當 DMAC 收到從外部設(shè)備發(fā)出的請求信號時，DMAC 經(jīng)判優(yōu)及屏蔽處理后向總線仲裁器送出總線請求信號要求占用總線。 假設(shè) CPU 工作周期為 ，內(nèi)存存取周期小于 ，那么一個 CPU 周期可分為 C1 和 C2 兩個分內(nèi)存工作時間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 內(nèi)存工作時間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 理工大學學士學位論文 12 周期，其中 C1 供 DMA 控制器訪內(nèi)， C2 供 CPU訪內(nèi)。顯然，選擇型 DMA 控制器相當于一個邏輯內(nèi)存工作時間 CPU控制并使用內(nèi)存 DMA 工作并使用內(nèi)存 理工大學學士學位論文 13 開關(guān)，根據(jù) I/O 指令來控制此開關(guān)與某個設(shè)備連接。 理工大學學士學位論文 15 一種智能化表現(xiàn)就是 DMA 采用鏈表形式，完成多任務數(shù)據(jù)傳輸。在完成通道程序定義的所有任務后，DMA 通道提出中斷請求。在有些高速串行數(shù)據(jù)中，數(shù)據(jù)間隔可能很短， CPU的中斷反應時間可能太慢，此時必需采用 DMA 提高數(shù)據(jù)傳輸?shù)姆磻獣r間。異步電路使用組合邏輯電路實現(xiàn)，沒有統(tǒng)一的時鐘信號，容易產(chǎn)生毛刺和競爭冒險；同步時序電路使用組合邏輯和觸發(fā)器實現(xiàn)電路功能，主要信號和輸出信號都由時鐘驅(qū)動觸發(fā)器產(chǎn)生，能夠避免毛刺，信號穩(wěn)定。 SDRAM(Synchronous DRAM)即同步動態(tài)隨機存儲器，這是目前使用最為廣泛一種內(nèi)存類型，也是目前奔騰計算機系統(tǒng)普遍使用的內(nèi)存形式。 //輸入全局時鐘信號 input clear_data_regs。 reg[63:0]reg64_odata2。else if(reg64_enable1==1) 理工大學學士學位論文 23 reg64_odata1=fb_data。 wire[39:0]latch_tr_addresses。 end rc_gen_oaddr=839。b000001。 mem_gen_enable=0。 clear_agu=0。 ld_3st_trl=0。 input sys_clk,glb_reset。 inout[31:0]mem_data。 wire[63:0]reg64_odata1。 wire rc_gen_ldinit,rc_gen_enable。 //聲明 32 位隨機存儲器數(shù)據(jù) wire[63:0]fb_data。 inout[63:0]fb_data。這些方面都體現(xiàn)了行為描述面向系統(tǒng)行為、具有高層次的特征。 byte_gen_enable=0。 reg64_enable2=0。 fb_read=0。 else if(rc_gen_enable==1) rc_gen_oaddr=rc_gen_oaddr+839。 reg[7:0]rc_gen_oaddr。 input byte_gen_enable,fb_gen_enable,rc_gen_ldinit。 end for(i=0。 reg[31:0]up_reg32_odata。所以數(shù)據(jù)寄存器還必須保證數(shù)據(jù)的正確分配。 RISC 處理器比 CISC 處理器設(shè)計更簡單，所需要的處理時間將變得更短，并可以采用比 CISC 處理器更多先進的技術(shù)，便于開發(fā)更快的下一代處理器。 Verilog HDL 和 VHDL 是目前最常用的兩種硬件描述語言 ，同時也都是 IEEE 標準化的 HDL語言。 DMA 允許理工大學學士學位論文 16 在片內(nèi)存儲器、片內(nèi)外設(shè)或外部器件之間進行數(shù)據(jù)傳輸。由通道技術(shù)發(fā)展起來的通道處理機可以看作是一臺能夠執(zhí)行有限輸入輸出指令，并且能被多臺外圍設(shè)備共享的小型 DMA 專用處理機。多路型 DMA 控制器分為鏈式多路型 DMA 控制器及獨立請求方式多路型 DMA 控制器。換句話說，在某一個時間段內(nèi)只能為一個設(shè)備提供服務。這是因為，外圍設(shè)備傳送兩個數(shù)據(jù)之間的間隔一般總是大于內(nèi)存存儲周期，即使高速 I/O 設(shè)備也是如此 [16]。此時，它通過總線向存儲或外設(shè)發(fā)出地址和讀寫信號，以控制兩存儲實體 (存儲器與外設(shè) )間的數(shù)據(jù)傳送。其原理如圖 所示 [13][15]。 (4)“DMA請求 ”標志：每當設(shè)備準備好一個數(shù)據(jù)字后給出一個控制信號，使 “DMA 理工大學學士學位論文 6 請求 ”標志置 “1”。 DMAC 內(nèi)部必須有時序和讀寫控制邏輯 [7][8]。一個 DMA 通道的建立是由寫入一組內(nèi)存緩沖區(qū)參數(shù) 寄存器 來完成的。這種傳送方式是不經(jīng)過 CPU 干預，直接在外設(shè)與內(nèi)存儲器之間進行數(shù)據(jù)傳送的方式。 26 理工大學學士學位論文 IV 全電路的行為級描述 20 數(shù)據(jù)寄存器的行為級描述 10 DMA 操作的基本方法 理工大學學士學位論文 I 摘 要 DMA 是直接存儲器存取方式，即 (Direct Memory Access)方式的縮寫，存儲器與I/O 設(shè)備之間的數(shù)據(jù)傳送在 DMA 控制器 (又稱 DMAC)的管理下直接進行，而不經(jīng)過CPU。 4 DMA 控制器的基本功能 14 3 DMA 控制器的行為級設(shè)計 為此，提出了 DMA(直接存儲器存取 )傳輸方式。該 DMA 控制器也支持多通道傳輸，一個通道對應一個 I/O 口或外設(shè)口緩沖區(qū)。 DMA 內(nèi)部必須有能自動減 1 的字計數(shù)寄存器，計數(shù)結(jié)束產(chǎn)生終止計數(shù)信號； (5)能發(fā)出 DMA 結(jié) 束信號，釋放總線，使 CPU恢復總線控制權(quán)； (6)能發(fā)出讀、寫控制信號，包括存儲器訪問信號和 I/O 訪問信號。反之，輸出時，由內(nèi)存通過數(shù)據(jù)總線送到數(shù)據(jù)緩沖寄存器，然后再送到設(shè)備。換句話說，采用猝發(fā)傳送方式，通過控制 DMA 請求信號的有效或無效，可以把一個數(shù)據(jù)塊分幾次傳送，而允許接口的數(shù)據(jù)沒準備好時，暫時停止傳送。 (1)主動態(tài)：是指 DMA 具有接管和控制微機系統(tǒng)總線的功能，即取代 CPU而成為系統(tǒng)的控制者，向存儲器與外設(shè)發(fā)號施令。 其缺點是：在 DMA 控制器訪內(nèi)階段