【正文】 up_reg32_odata[i]=0。i=i+1) begin reg64_odata1[i]=0。else if(reg64_enable1==1) 理工大學學士學位論文 23 reg64_odata1=fb_data。 地址產(chǎn)生單元 (AGU)外部信號分布 ： sys_clk 為全局時鐘信號； clear_agu 為 AGU的清零復位信號，當清零復位信號為高電平時，地址信號 mem_gen_oaddr、byte_gen_oaddr、 fb_gen_oaddr、 rc_gen_oaddr 都清零復位； latch_tr_addresses 為 RISC處理器的指令地址；當使能信號 byte_gen_ldinit 為高電平時，字節(jié)數(shù)地址byte_gen_oaddr 生成，當使能信號 byte_gen_enable 為高電平時，字節(jié)數(shù)地址byte_gen_oaddr 加 1；當使能信號 rc_gen_ldinit 為高電平時， RC 的地址 rc_gen_oaddr 生成，當使能信號 rc_gen_enable 為高電平時， RC 的地址 rc_gen_oaddr 加 1 ； 當使能信號 mem_gen_ldinit 為高電平時， mem_gen_oaddr 生成，當使能信號 mem_gen_enable 為 高 電 平 時 ， memory 的地址 mem_gen_oaddr 加 1；當使能信號 fb_gen_enable為高電平時， FB 的地址 fb_gen_oaddr 加 1[4]。 //輸入處理器指令地址 input[3:0]latch_tr_control。 output[15:0]mem_gen_oaddr。 wire[39:0]latch_tr_addresses。 wire byte_gen_ldinit,byte_gen_enable。 reg[15:0]byte_gen_oaddr。 always(posedge sys_clk) //時序邏輯 if(clear_agu==1) begin for(i=0。 end rc_gen_oaddr=839。 end else if(byte_gen_ldinit==1) if(latch_tr_control[1]==1) byte_gen_oaddr=latch_tr_addresses[23:8]。b000_0000_0000_0001。 else if(mem_gen_ldinit==1) mem_gen_oaddr=latch_tr_addresses[39:24]。b000001。狀態(tài)控制器的外部信號分布 ： sys_clk 為全局時鐘信號，所有狀態(tài)轉(zhuǎn)換都在時鐘上升沿觸發(fā)； glb_reset 為全局清零復位信號，當 glb_reset 為高電平時，所有信號清零復位； clear_agu 為 AGU 模塊的清零復位信號； clear_data_regs 為 DRU模塊的清零復位信號； clear_latch 為 RISC 的指令清零復位信號； dma_enable 為決定 DMAC 是否工作的使能信號； latch_tr_addresses 是來自 RISC 的指令信號； latch_tr_control 為指令控制信號； fb_read、 fb_write 分別為 FB 讀、寫的使能信號； mem_read、 mem_write 分別為 MEMORY 的讀、寫的使能信號； rc_context_load 為 RC 數(shù)據(jù)下載使能信號； str_mux_sel 為通道選擇信號； str_3st_trl 為通道控制信號； byte_gen_ldinit 為字節(jié)數(shù)地址 byte_gen_oaddr 生成的使能信號；byte_gen_enable 為字節(jié)數(shù)地址 byte_gen_oaddr 加 1 的使能信號； rc_gen_ldinit 為 RC 地址 rc_gen_oaddr 生成的使能信號； rc_gen_enable 為 RC 地址 rc_gen_oaddr 加 1 的使能信號； mem_gen_ldinit 為 MEMOR 地址 mem_gen_oaddr 生成 的使能信 號；mem_gen_enable 為 MEMORY 地址 mem_gen_oaddr 加 1 的使能信號； fb_gen_enable為 FB 地址 fb_gen_oaddr 加 1 的使能信號； busy_done 為表示 DMAC 工作狀態(tài)的信號[4]。 clear_agu=1。 rc_context_load=0。 mem_gen_enable=0。 rc_gen_ldinit=0。 ld_3st_trl=0。 str_3st_trl=0。 clear_agu=0。 rc_context_load=0。 mem_gen_enable=0。 rc_gen_ldinit=0。 ld_3st_trl=0。 str_3st_trl=0。 end 到這里為止，就完成了對 DMA 控制器的功能模塊劃分，以及對每個功能模塊的 Verilog HDL 行為描述。在 Verilog HDL 中，模塊是并行運行的，通常由一個高層的模塊來定義一個封閉的系統(tǒng)。 input sys_clk,glb_reset。 //輸入讀取 contest 的字節(jié)數(shù)信號 input[2:0]ld_row_col_num。 output fb_read,fb_write,fb_set_sel。 output[31:0]rc_context_data。 inout[31:0]mem_data。 inout[15:0]byte_gen_oaddr。 wire sys_clk,clear_data_regs。 wire[31:0]lo_reg32_odata。 wire[63:0]reg64_odata1。 wire str_mux_sel。 wire byte_gen_ldinit,byte_gen_enable。 wire[15:0]byte_gen_oaddr。 wire rc_gen_ldinit,rc_gen_enable。 wire clear_agu。 理工大學學士學位論文 31 wire reg64_enable1。 wire lo_reg32_enable。 //聲明 32 位隨機存儲器數(shù)據(jù) wire[63:0]fb_data。 inout[7:0]rc_gen_oaddr。 inout[63:0]reg64_odata1,reg64_odata2。 output mem_read,mem_write。 inout[63:0]fb_data。 //輸入 memory 的地址信號 input[15:0]byte_num。 input bank_select,set_select,ld_row_col。高層模塊的重要信號說明： load_store 為讀取、存儲控制信號； rc_fb_select 為 RC 和 FB 的判斷選擇信號； set_select 為設置選擇信號； bank_select 為狀態(tài)選擇信號； ld_row_col 為讀取 RC 陣列內(nèi)容信號；ld_context_num 為讀取 context 的字節(jié)數(shù)信號； ld_row_col_num 為讀取 RC 陣列的行和列數(shù)信號； byte_num 為字節(jié)數(shù)信號； init_mem_addr 輸入 MEMORY 地址信號 [4]。這些方面都體現(xiàn)了行為描述面向系統(tǒng)行為、具有高層次的特征。 if(dma_enable==1) next_state=s2。 reg64_enable2=0。 up_reg32_enable=0。 byte_gen_enable=0。 mem_write=0。 fb_read=0。 理工大學學士學位論文 28 next_state=s1。 reg64_enable2=0。 up_reg32_enable=0。 byte_gen_enable=0。 mem_write=0。 fb_read=0。 else curr_state=next_state。狀態(tài)控制器依據(jù)字節(jié)數(shù)或者來自 RISC 處理器的指令要求判斷何時終止數(shù)據(jù)傳輸。b000_0000_0000_0001。 else if(rc_gen_enable==1) rc_gen_oaddr=rc_gen_oaddr+839。b00}。 fb_gen_oaddr=639。i=i+1) begin mem_gen_oaddr[i]=0。 reg[7:0]rc_gen_oaddr。wire rc_gen_ldinit,rc_gen_enable。 wire clear_agu,sys_clk。 output[5:0]fb_gen_oaddr。 input byte_gen_enable,fb_gen_enable,rc_gen_ldinit。 input clear_agu,sys_clk。 end endmodule// 地址產(chǎn)生器模塊的行為級設計描述 地址產(chǎn)生器單元 (AGU)負責 DMA 的地址部分，它生成 SDRAM、 FB、 RC 的地址，在數(shù)據(jù)寄存器傳輸數(shù)據(jù)時，它必須確保地址的正確。 end end else begin if(up_reg32_enable==1) up_reg32_odata=mem_data。 end for(i=0。 always(posedge sys_clk) //時序邏輯 if(clear_data_regs) begin for(i=0。 wire reg64_enable2。 wire ld_3st_trl。 reg[31:0]up_reg32_odata。 output[63:0]reg64_odata1,reg64_odata2。 //輸入四個使能信號 input reg64_enable1,reg64_enable2。數(shù)據(jù)寄存器模塊行為級設計的 Verilog HDL 描述如下 [4]： Module //端口定義 DRU(fb_data,up_reg32_odata,lo_reg32_odata,reg64_odata1, reg64_odata2,mem_data,up_reg32_enable,lo_reg32_enable, reg64_enable1,reg64_enable2,sys_clk,clear_data_regs)。所以數(shù)據(jù)寄存器還必須保證數(shù)據(jù)的正確分配。此 RC 陣列通過 context 字來配置功能和網(wǎng)絡連接。 SDRAM 不僅可用作主存，在顯示卡上的內(nèi)存方面也有廣泛應用。在它的內(nèi)部有兩個單獨的接收機，每個接收機包含兩個儲藏體。 RISC 處理器比 CISC 處理器設計更簡單，所需要的處理時間將變得更短，并可以采用比 CISC 處理器更多先進的技術，便于開發(fā)更快的下一代處理器。 DMA 控制器與其他模塊接口全景描述如圖 所示。 理工大學學士學位論文 18 運行環(huán)境及設計功能要求 (1)DMA 控制器的運行環(huán)境： 32bit RISC processor、 88 RC Array、 64bit Frame Buffer、 32bit SDRAM。本設計所采用的仿真軟件是 Mentor 公司提供的 ModelSim SE 。 Verilog HDL 和 VHDL 是目前最常用的兩種硬件描述語言 ，同時也都是 IEEE 標準化的 HDL語言。系統(tǒng)的總體仿真是頂層進行功能劃分的重要環(huán)節(jié)，這時的設計是與工藝無關的。 理工大學學士學位論文 17 3 DMA 控制器的行為級設計 本文所要設計的是一個同步 DMA 控制器電路系統(tǒng)，用來控制內(nèi)存與外設之間的數(shù)據(jù)交流。 AMD 公司的 AM186CC 系列微處理器/微控制器設置了十多個 DMA，負責串行設備的數(shù)據(jù)通訊。 DMA 允許理工大學學士學位論