【正文】 ......................................... 24 第四章、 GW48PK 系統(tǒng) LCD 液晶屏使用方法 ............................ 28 . 864A LCM 圖形液晶顯示模塊的電路特性 ....................... 28 第五章 總體系統(tǒng)設(shè)計(jì)及資源 .......................................... 33 ................................................... 33 ................................................... 33 ............................................... 36 . 執(zhí)行指令模塊 .............................................. 38 . LCD 顯示模塊 .............................................. 39 ................................................... 39 . 調(diào)試中存在的問(wèn)題 .......................................... 40 第六章 結(jié)語(yǔ) ........................................................ 41 ................................................. 41 . 發(fā)展與展望 ................................................ 41 參考文獻(xiàn) ........................................................... 42 致 謝 ............................................................. 43 附錄 A：英文翻譯 ................................................... 44 附錄 B：譯文 ....................................................... 51 附錄 C: VHDL 源程序 .............................................. 56 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 8 前 言 EDA 技術(shù)及嵌入式系統(tǒng)已取得了巨大發(fā)展。 通用計(jì) 算機(jī)系統(tǒng)的技術(shù)要求是高速、海量的數(shù)值計(jì)算；技術(shù)發(fā)展方向是總線(xiàn)速度的無(wú)限提升，存儲(chǔ)容量的無(wú)限擴(kuò)大。 而嵌入式計(jì)算機(jī)系統(tǒng)的技術(shù)要求則是對(duì)象的智能化控制能力；技術(shù)發(fā)展方向是與對(duì)象系統(tǒng)密切相關(guān)的嵌入性能、控制能力與控制的可靠性。 通過(guò) 使用 可編程邏輯器件， 嵌入式系統(tǒng) 開(kāi)發(fā)商不但能提高系統(tǒng)的整體性能，而且能夠從可編程邏輯器件原本就具備的開(kāi)發(fā)時(shí)間短、上市快的特點(diǎn)受益。 嵌入式系統(tǒng) 已深入應(yīng)用到軍事、生態(tài)環(huán)境監(jiān)測(cè)、基礎(chǔ)設(shè)施安全、醫(yī)療健康、工廠自動(dòng)化、智能交通控制、智能居家、安全報(bào)警等領(lǐng)域。 人們 80%的信息都是通過(guò)視覺(jué)獲得的，一 個(gè)良好的顯示終端對(duì)人們獲取信息十分重要。而液晶顯示技術(shù)逐漸成熟，已是型嵌入式設(shè)備顯示終端的主流設(shè)備。使用 FPGA 來(lái)設(shè)計(jì)一個(gè)嵌入式 LCD 顯示控制器來(lái)進(jìn)一步降低成本和功耗具有顯著的實(shí)際意義。 在本設(shè)計(jì)中，主要設(shè)計(jì)了三個(gè)子模塊，分頻模塊 、 LCD 顯示模塊和執(zhí)行指令模塊 。設(shè)計(jì)的頂層模塊將調(diào)用這三個(gè)子模塊來(lái)實(shí)現(xiàn) LCD 顯示控制功能。采用的是相對(duì)獨(dú)立的 VHDL 語(yǔ)言，便于移植和修改。使用模塊化設(shè)計(jì)，降低了對(duì)目標(biāo)硬件器件的依賴(lài)。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 9 第一章 緒 論 本課題通過(guò)對(duì) LCD 顯示控制器的 VHDL 設(shè)計(jì)，使學(xué)生熟練掌握用 EDA 的方法設(shè)計(jì)大型數(shù)字系統(tǒng)的能力，并通過(guò)下載可編程控制器件 FPGA 上實(shí)現(xiàn)設(shè)計(jì)功能。本課題通過(guò)對(duì) LCD顯示控制器的設(shè)計(jì)，在 LCD模塊上顯示“ WELCOME TO DIANXUEYUAN”和“ GOOD LUCK”等字符，設(shè)計(jì)一個(gè)頂層模塊然后在其下面建立 3 個(gè)功能獨(dú)立的子模塊，即分頻模塊、 LCD 顯示模塊和執(zhí)行指令模塊。這 3 個(gè)子模塊最后在頂層模塊中被調(diào)用并裝配在一起，共同完成要求。 分頻模塊 在接口電路中，時(shí)鐘信號(hào)的作用至關(guān)重要。一般 FPGA 的外部時(shí)鐘信號(hào)可達(dá)幾十兆赫， 但是由于一些接口電路的特性所致，這樣高頻率的時(shí)鐘不適合電路工作，所以應(yīng)該引進(jìn)時(shí)鐘分頻電路，產(chǎn)生頻率適合接口電路的時(shí)鐘信號(hào)，這樣才能便于接口電路工作。實(shí)現(xiàn)分頻的方法主要有： （ 1）偶數(shù)分頻 對(duì)時(shí)鐘進(jìn)行偶數(shù)分頻，使占空比達(dá)到 50%很簡(jiǎn)單，只要使用一個(gè)計(jì)數(shù)器，在計(jì)數(shù)器的前一半時(shí)間里，實(shí)輸出電平為高電平，在計(jì)數(shù)的后一半時(shí)間里，使輸出電平為低電平，這樣輸出的時(shí)鐘信號(hào)就是占空比為 50%的時(shí)鐘信號(hào)。 （ 2）奇數(shù)分頻 與偶數(shù)分頻相同，但是如果要求占空比為 50%，則可以先對(duì)輸入時(shí)鐘的上升沿技計(jì)數(shù)，然后讓一個(gè)內(nèi)部信號(hào)在前一半時(shí) 間里為低電平在后半段時(shí)間里為高電平 ， 同時(shí)對(duì)輸入時(shí)鐘的下降沿進(jìn)行計(jì)數(shù)，讓另一個(gè)內(nèi)部信號(hào)在前一半的時(shí)間里為高電平，后一半時(shí)間里為低電平。然后讓兩個(gè)內(nèi)部信號(hào)相與，則得到半個(gè)時(shí)鐘周期的一個(gè)高電平，再讓這個(gè)信號(hào)與另一個(gè)信號(hào)相或，就得到占空比為 50%的輸出時(shí)鐘。 （ 3）非整數(shù)分頻 若時(shí)鐘源與頻率不成整數(shù)關(guān)系，則可以采用小數(shù)分頻器進(jìn)行分頻。方法為，采用 VHDL 硬件描述語(yǔ)言先實(shí)現(xiàn)任意模 N的計(jì)數(shù)器，然后將模 N的計(jì)數(shù)器與異或門(mén)和 2分頻器連接起來(lái)。即可以實(shí)現(xiàn)半整數(shù)分頻。 顯示模塊 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 10 顯示數(shù)值由顯示控制單元外部的其它模塊提供，將數(shù)值 的個(gè)位，十位百位等分別傳送。隨著模塊的工作，不斷向 LCD 顯示控制單元輸送最新數(shù)據(jù)信息在特定的位置上顯示當(dāng)信息位置固定不變時(shí)，在顯示單元內(nèi)部定義常量，向固定位置傳送即可。寫(xiě)信息時(shí)為了保證信息的正確顯示，每行都重新確定了 DDRAM 地址，避免液晶自動(dòng)計(jì)數(shù)出現(xiàn)混亂。 執(zhí)行指令模塊 顯示控制單元實(shí)現(xiàn)采用狀態(tài)機(jī)，將整個(gè) LCD 屏幕刷新一次的控制分為若干單元狀態(tài)。這些狀態(tài)包括初始等待，液晶顯示功能設(shè)置， DDRAM 地址設(shè)定，文字?jǐn)?shù)值信息傳輸?shù)鹊取? EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）縮寫(xiě)，以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言 HDL（ Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線(xiàn)、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的 EDA 工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在 EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前 ，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD 相映射的網(wǎng)表文件 求是科技 [15]。 適配器的功能是將由綜合器產(chǎn)生的 網(wǎng)表 文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。適配所選定的目標(biāo)器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。 基于 EDA 工具的 FPGA/CPLD 開(kāi)發(fā)流程： 開(kāi)發(fā)步驟： 文本 /原理圖 編輯與修改。首先利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本（ ABELHDL 程序）或圖形方式（原理圖或狀態(tài)圖）表達(dá)出來(lái)。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 11 編譯。完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備 。 綜合。這是將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性?huà)煦^，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合后 HDL 綜合器可生成 ENIF、 XNF 或 VHDL 等格式的網(wǎng)表文件，他們從門(mén)級(jí)開(kāi)始描述了最基本的門(mén)電路結(jié)構(gòu)。 行為仿真和功能仿真。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的 一致性。（該步驟可以略去） 。 適配。利用 FPGA/CPLD 布局布線(xiàn)適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)。該操作完成后， EDA 軟件將產(chǎn)生針對(duì)此項(xiàng)設(shè)計(jì)的適配報(bào)告和 JED 下載文件等多項(xiàng)結(jié)果。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 功能仿真和時(shí)序仿真。該不妨真實(shí)接近真實(shí)器件運(yùn)行的方針，仿真過(guò)程已將器件的硬件特性考慮進(jìn)去了，因此仿真精度要高的多。（該步驟也可略去） 下載。如果以上的所有過(guò)程 都沒(méi)有發(fā)現(xiàn)問(wèn)題，就可以將適配器產(chǎn)生的下載文件通過(guò) FPGA/CPLD 下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中。 硬件仿真與測(cè)試。 FPGA（ Field Programmable Gate Array） 即現(xiàn)場(chǎng)可編程門(mén)陣列 ,它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路的不足 ,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路 ,用戶(hù)不需要投片生產(chǎn) ,就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 12 一。 5） FPGA 采用高速 CHMOS 工藝 ,功耗低 ,可以與 CMOS、 TTL 電平兼容。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的 ,因此 ,工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶(hù)可以根據(jù)不同的配置模式 ,采用不同的編程方式。 加電時(shí) ,FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中 ,配置完成后 ,FPGA進(jìn)入工作狀態(tài)。掉電后 ,FPGA 恢復(fù)成白片 ,內(nèi)部邏輯關(guān)系消失 ,因此 ,FPGA 能夠反復(fù)使用。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器 ,只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí) ,只需換一片 EPROM 即可。這樣 ,同一片 FPGA,不同的編程數(shù)據(jù) ,可以產(chǎn)生不同的電路功能。因此 ,FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式 。主從模式可以支持一片 PROM 編程多片 FPGA。串行模式可以采用串行 PROM 編程 FPGA。外設(shè)模式可以 將 FPGA 作為微處理器的外設(shè) ,由微處理器對(duì)其編程 [1]。 VHDL 的英文全寫(xiě)是： VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong 超高速集成電路硬件描述語(yǔ)言。它的主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 用高級(jí)語(yǔ)言設(shè)計(jì)電路的流程： ； 。 3.(可選步驟）功能仿真。 。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。 、 布線(xiàn)。這一步的目的是生成用于燒寫(xiě)（編程 Programming）的編程文件。 。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線(xiàn)之后，是 否 滿(mǎn)足你的設(shè)計(jì)要求。 7．燒寫(xiě)器件（編程） [14]。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 13 . Quartus II 軟件簡(jiǎn)介 . Quartus II 簡(jiǎn)介 Quartus II 具有如下特點(diǎn)： 1. 支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Lang