【文章內(nèi)容簡介】 uage）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計 輸入到硬件配置的完整 PLD 設(shè)計流程。 2. 具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 3. Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。 4. 可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體 。 . Quartus II 的應(yīng)用 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無 關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： ① 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，將其保存為設(shè)計實體文件； ② 芯片（電路）平面布局連線編輯； ③ LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； ④ 功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具； ⑤ 定時 /時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； ⑥ 支持軟件源文件的添加和創(chuàng)建，并將它們鏈 接起來生成編程文件； ⑦ 使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗證工具； ⑧ 可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 14 ⑨ 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 II 的設(shè)計流程 Quartus II 設(shè)計流程 如下 ： 設(shè)計輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； 布局連線：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具；時序分析； 仿真： Quartus II 提供了功能仿真和時序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動串行模式、 JTAG 模式、主動串行模式和插座內(nèi)編程模式 [14]。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 15 第二章 基于 Nios的 SOPC 設(shè)計 SOPC ( System On Programmable Chip ) 即可編程的片上系統(tǒng)，或者 說是基于大規(guī)模 FPGA 的單片系統(tǒng)。 SOPC 技術(shù)的目標就是企圖將盡可能大而完整的電子統(tǒng)，包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速氣系統(tǒng)、 DSP 系統(tǒng)、數(shù)字通信系統(tǒng)、存儲電路以及普通數(shù)字系統(tǒng)等，在單一 FPGA 中實現(xiàn)，使得所設(shè)計的電路系統(tǒng)在其規(guī)模、可靠性、體積、功耗、功能、性能指標、上市周期、開發(fā)成本、產(chǎn)品維護及其硬件升級等多方面實現(xiàn)最優(yōu)化。 SOPC 從設(shè)計層次上講，分硬件設(shè)計和軟件設(shè)計；從設(shè)計流程上講，是典型的自定向下的流程。從設(shè)計手段上講，相比于傳統(tǒng)技術(shù)，更廣和更深入地利用了計算機，而計算機技術(shù)無疑是當 今的主流技術(shù)。 SOPC 技術(shù)主要是指面向單片系統(tǒng)級專用集成電路設(shè)計的計算機技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計技術(shù)相比，其特點有 [17]： ● 設(shè)計全程，包括電路系統(tǒng)描述、硬件設(shè)計、仿真測試、綜合、調(diào)試、系統(tǒng)軟件設(shè)計，直至整個系統(tǒng)的完成，都有計算機進行。 ● 設(shè)計技術(shù)直接面向用戶，即專用集成電路的被動使用者同時也可能是專用集成電路的主動設(shè)計者。 ● 系統(tǒng)級專用集成電路的實現(xiàn)有了更多的途徑，即除傳統(tǒng)的 ASIC器件外，還能通過大規(guī)模 FPGA 等可編程器件來實現(xiàn)。 . SOPC 概述 Nios 嵌入式 CPU 是一種專門為單芯片可編程系統(tǒng)（ SOPC）設(shè)計應(yīng)用而優(yōu)化的 CPU 軟核。 SOPC 設(shè)計包括以 32 位 Nios 軟核處理器為核心的嵌入式系統(tǒng)的硬件配置、硬件設(shè)計、硬件仿真、軟件設(shè)計、軟件調(diào)試等。 SOPC 系統(tǒng)設(shè)計的基本軟件工具主要有 :Quartus II，用于完成 Nios 系統(tǒng)的綜合、硬件優(yōu)化、適配、編程下載和硬件系統(tǒng)測試； SOPC Builder 是 Altera Nios 嵌入式處理器開發(fā)軟件包，用于實現(xiàn) Nios 系統(tǒng)的配置、生成、 Nios 系統(tǒng)相關(guān)的監(jiān)控和軟件調(diào)試平臺的生成； ModelSim ，用于對 SOPC Builder 生成的 Nios 的 HDL 描述進行系統(tǒng)功能仿真； Matlab/DSP Builder，可借助于生成 Nios 系統(tǒng)的硬件加速器，進而為其定制新的指令； GNU Pro，用于進行軟件調(diào)試。 完整的基于 Nios 的 SOPC 系統(tǒng)是一個軟硬件復(fù)合的系統(tǒng)，在開發(fā)時可以分為北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 16 硬件和軟件兩個部分。 Nios 是一個可靈活定制的 CPU，它的外設(shè)是可選的 IP 核或自定制邏輯，可以根據(jù)系統(tǒng)設(shè)計要求，通過 SOPC Builder 向?qū)降慕缑娑ㄖ撇眉舻卯數(shù)?SOPC 系統(tǒng)。在設(shè)計規(guī)劃后，分為硬件開發(fā)與軟件開發(fā)兩個流程。 Nios的硬件設(shè)計流程就是為了定制合適的 CPU和外設(shè)，然后在 SOPC Builder和 QuartusII 中實現(xiàn)外設(shè)定義完成后，即可對 Nios CPU 和各外設(shè)模塊的特性、大小及在系統(tǒng)中地址分配等進行設(shè)定。接下去是啟動 SOPC Builder，使之生成用于綜合的硬件語言描述。然后鎖定端口引腳，啟動 QuartusII，對生成的 Nios系統(tǒng)描述文件進行綜合、適配和下載 。 系統(tǒng)開發(fā)概述 系統(tǒng)硬件開發(fā)流程 Nios 嵌入式處理器是 FPGA 生產(chǎn)廠商 Altera 推出的軟核（ Soft Core） CPU,是一種面向用戶的，可以靈活定制的通用 RISC( 精簡指令集架構(gòu) )嵌入式 CPU。 圖 21 所示的是 Nios 系統(tǒng)開發(fā)的流程圖，概述了利用 SOPC 工具實現(xiàn) Nios應(yīng)用系統(tǒng)的硬件設(shè)計流程 [18]。 硬件設(shè)計 圖 21 Nios 硬件開發(fā)流程圖 設(shè)計規(guī)劃 自定義外設(shè)、指令 （ SOPC Builder ＆ QuartusII etc.) 定義 Nios系統(tǒng)模塊 （ SOPC Builder) 鎖定引腳、硬件編譯 （ QuartusII） 硬件原型設(shè)計 （ Nios 開發(fā)板） 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 17 . 基于 Nios 的嵌入式系統(tǒng)開發(fā)流程 基于 Nios 的嵌入式系統(tǒng)開發(fā)，需要使用 Altera 公司的 SOPC 開發(fā)環(huán)境，它主要由三個部分組成 :IP 庫 (Nios 軟核處理器， Avlon 總線，外圍設(shè)備接口等 )，SOPC Builder 開發(fā)工具 GNUPro 軟件編譯器。個開發(fā)分為四個階段。 第一階段 :系統(tǒng)分析階段。在這個階段我們需要解決的問題是對目標系統(tǒng)進行功能分析，確定系統(tǒng)的性能指標，在此基礎(chǔ)上決定系統(tǒng)中需要采用哪些組件。在設(shè)計規(guī)劃這一步，就要綜合考慮確定那些功能能用硬件實現(xiàn)，哪些功能用軟件實現(xiàn)。 第二階段 :硬件設(shè)計階段。這個階段主要借助 SOPC Builder 和 Quartus 這兩種開發(fā)工具來完成。此階段有以下幾個步驟 : 1. 使用 Quartus軟件對于 Altera沒有提供 IP核的系統(tǒng)組成部分 (用戶自定義邏輯或者用戶自定義接口 )進行設(shè)計。 2. 使用 SOPC Builder 對 Nios 處理器、片上 ROM/AM， DMA 控制器以及處理器同外圍設(shè)備的連接形式等進行定制。 3. 使用 Quartus 進行硬件整體設(shè)計。使用 Quartus 對整個硬件設(shè)計文件進行編譯，得到 FPGA 的硬件配置文件。 第三階段 :軟件設(shè)計階段。首先需要編寫自定義設(shè)備的操作例程，之后是根據(jù)需要進行操作系統(tǒng)的移植并編寫相應(yīng)的應(yīng)用代碼，在這部分使用的開發(fā)工具是GNUPro。 主要步驟為： 1. 獲取目標 Nios 系統(tǒng)的 SDK 利用 SOPC Builder 創(chuàng)建完成 Nios CPU 之后，就會在其工作目錄下生成 Nios CPU 系統(tǒng)的 SDK 子目錄。一般地，進行 Nios 軟件開發(fā)都是在該 SDK 目錄環(huán)境下進行開發(fā)的。 SDK 中包含的頭文件和庫文件，為軟件開發(fā)人員省去了創(chuàng)建硬件映射表和編程底層硬件子程序的基礎(chǔ)性編程操作。 2. 建立和編譯應(yīng)用軟件 Windows 下的 Nios 軟件開發(fā)環(huán)境是一個用 Cygwin 模擬的 Unix 控制臺環(huán)境， Nios 開發(fā)包編譯程序支持 C/C++或匯編源程序（后綴名分別為 .c 和 .s）。通過使用 niosbuild 批處理命令或編寫 Makefile 文件，開發(fā)人員可以方便地對軟件源程序進行編譯。編譯后生成的二進制代碼保存為 Srecord 格式文件（后綴名為 .srec） ，另外也生成包含調(diào)試信息的代碼文件（后綴名為 .out）。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 18 3. 下載可執(zhí)行代碼到開發(fā)板 通過使用 niosrun 批處理腳本，可以將第二步編譯生成的可執(zhí)行代碼下載到開發(fā)板上，并且立即執(zhí)行代碼。 Nios 開發(fā)包中的 GERMS 監(jiān)控程序允許用戶運行可執(zhí)行代碼，進行內(nèi)存讀寫操作，裝載大塊代碼（或數(shù)據(jù)）到內(nèi)存區(qū)，以及 Flash內(nèi)容擦寫操作等。 1. 調(diào)試代碼 如果在源程序中使用了 printf()函數(shù)輸出調(diào)試信息，那么該調(diào)試信息將被傳送到標準輸出輸入端口（ STDIO）上。 Nios 開發(fā)板一般將 STDIO 指向到一個串口或Nios OCI 調(diào)試器模塊，并將 niosrun 所在的控制臺窗口作為消息顯示終端。通過使用 Nios 開發(fā)板自帶的 GNU debugger(GDB)調(diào)試器可以對 .out 格式的可執(zhí)行代碼進行調(diào)試。如果調(diào)試過程中發(fā)現(xiàn)問題，那么就要返回到第二步重新修改源程序，然后編譯，再次調(diào)試，直到程序調(diào)試通過。 2. 轉(zhuǎn)換代碼為自啟動代碼 應(yīng)用程序代碼完全調(diào)試通過后，還可以將執(zhí)行代碼存儲到開發(fā)板上的 Flash 存儲器中，之后，每次 Nios CPU 復(fù)位重啟后就會自動執(zhí)行該可執(zhí)行代碼。在開發(fā)板上一般使用片外或片內(nèi)存儲器來存儲非易失性代碼。 使用片 外存儲器，可以分為以下兩種方法 [17]： ? 在 Nios控制臺窗口下使用 srec2flash腳本命令將 .srec格式的可執(zhí)行代碼轉(zhuǎn)換為開發(fā)板上 Flash 存儲器所認可的 .flash 格式文件。利用srec2flash 命令轉(zhuǎn)換代碼時還會附加上一段程序代碼，以保證程序啟動時將程序執(zhí)行代碼裝載到板上 SRAM 中。 ? 另一種方法則需要 Nios 硬件開發(fā)人員在 SOPC Builder 中去掉 GREM Monitor 監(jiān)控程序，并將 Nios CPU 的 reset 地址指向程序在 Flash 存儲器中的地址，然后重新編譯硬件設(shè)計即可。 如果程序代 碼比較小，那么就可以將其放入 Cyclone 芯片的片內(nèi)存儲器中，Nios 硬件開發(fā)人員在 SOPC Builder 環(huán)境下，通過為片內(nèi) RAM 或 ROM 指定初始化文件將程序代碼放進片內(nèi)存儲器中。在這種情況下， Nios 開發(fā)者可以使用自己的自啟動代碼來完全代替 GREM Monitor 監(jiān)控程序。 3. 移植到目標硬件 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 19 最后，當準備將軟件設(shè)計 實 現(xiàn)在目標硬件平臺上時，可能還是需要用到上述幾步中提到的實用工具進行代碼下載和調(diào)試，如果硬件結(jié)構(gòu)與開發(fā)板相差太大，可能還需要對軟件代碼進行修改、調(diào)試，然后還是要用到 niosrun 命令、Nios OCI 調(diào)試器控制臺或 GREM Monitor 監(jiān)控程序等。 最后，就是基于 Nios 的 SOPC 系統(tǒng)在實際產(chǎn)品上的