基于fpga的vga圖像顯示控制器設(shè)計(jì)(編輯修改稿)
2025-07-15 17:07 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ont porch320μs8,0001064016TBPBack Porch928μs23,2002948 各時(shí)序之間的聯(lián)系． FPGA簡(jiǎn)介及設(shè)計(jì)流程 FPGA簡(jiǎn)介目前以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，經(jīng)過(guò)簡(jiǎn)單的綜合與布局，可以很快的燒錄到FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的主流技術(shù)。這些可編輯的元件可以用來(lái)獲得一些基本的邏輯門(mén)電路(如,AND,XOR,NOT),或更復(fù)雜的組合功能,如解碼器或數(shù)學(xué)方程。在大部分的FPGA內(nèi),這些可以編輯部件包括記憶元件,如觸發(fā)器(Flipflop)或其他更完整的記憶塊。系統(tǒng)設(shè)計(jì)者可以根據(jù)需要,通過(guò)編輯的邏輯連接FPGA內(nèi)部鏈接,就像一個(gè)電路測(cè)試板是放在一個(gè)芯片。他們離開(kāi)后成品磚和FPGA邏輯連接可以改變根據(jù)設(shè)計(jì)師的設(shè)計(jì),可以完成需要的FPGA邏輯功能。FPGA在總體來(lái)說(shuō)比ASIC(專(zhuān)用集成芯片)速度將會(huì)放緩,無(wú)法完成復(fù)雜的設(shè)計(jì),消耗更多的能量。但是他們也有許多優(yōu)勢(shì),例如可以很快的成品,可以修改,以糾正錯(cuò)誤的程序和便宜的成本。FPGA是在PAL(Programmable Array Log2ic)，GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來(lái)，是一種具有豐富的可編程I/O引腳、邏輯宏單元、門(mén)電路以及RAM 空間的可編程邏輯器件,大概所有應(yīng)用了門(mén)陣列、PLD與中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA 和CPLD器件。CPLD得設(shè)計(jì)基于E2CMOS工藝,它的基本邏輯單元?jiǎng)t是由一些與、或陣列外加觸發(fā)器構(gòu)成的，但FPGA則選擇SRAM工藝進(jìn)行設(shè)計(jì)，基本邏輯單元依據(jù)查找表而進(jìn)行設(shè)計(jì)。查找表(LookUpTable)即LUT,LUT實(shí)際上是個(gè)RAM，使輸入信號(hào)的各種組合功能得以一定的次序?qū)懭隦AM中，然后特定的函數(shù)運(yùn)算結(jié)果被輸出于輸入信號(hào)的作用下。目前FPGA中多使用4輸入的LUT,為此每一個(gè)LUT都被看成一個(gè)有4位地址線(xiàn)的161的RAM。一旦用戶(hù)采用原理圖或HDL語(yǔ)言描述一個(gè)邏輯電路時(shí)，邏輯電路的所有可能出現(xiàn)的結(jié)果都可被FPGA開(kāi)發(fā)軟件自動(dòng)計(jì)算出,并且會(huì)把結(jié)果事先寫(xiě)入RAM，為此,每當(dāng)輸入一個(gè)信號(hào)進(jìn)行了邏輯運(yùn)算也就同等于輸入一個(gè)地址進(jìn)行查表,找到地址相對(duì)應(yīng)得內(nèi)容，然后輸出便可以。 4輸入與門(mén)對(duì)應(yīng)的查找表實(shí)際邏輯電路LUT得實(shí)現(xiàn)方式a,b,c,d,輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010……0……01111111111因?yàn)檫M(jìn)行靜態(tài)存儲(chǔ)器LUT是主要生產(chǎn)過(guò)程,截止目前,絕大多數(shù)的FPGA是基于靜態(tài)存儲(chǔ)器的過(guò)程,在這個(gè)過(guò)程中靜態(tài)存儲(chǔ)器芯片電源開(kāi)啟和關(guān)閉后信息將被丟失,必須需要額外的一個(gè)特殊的配置芯片,在通電的時(shí)候,通過(guò)特殊的配置芯片把數(shù)據(jù)加載在FPGA,然后FPGA能夠正常工作,由于配置一個(gè)很短的一段時(shí)間里,不會(huì)影響到系統(tǒng)正常工作。 FPGA設(shè)計(jì)流程一般來(lái)講, FPGA的完整設(shè)計(jì)過(guò)程,包括電路設(shè)計(jì)與輸入、功能仿真、全面、綜合仿真,實(shí)現(xiàn)和布局布線(xiàn)、布局仿真與驗(yàn)證,配線(xiàn)板級(jí)仿真與驗(yàn)證、調(diào)試和加載配置。在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計(jì)，器件選擇等一些準(zhǔn)備工作。 完整的FPGA設(shè)計(jì)流程QuartusII軟件是Altera公司近年來(lái)提供的FPGA設(shè)計(jì)綜合集成開(kāi)發(fā)環(huán)境，以下以QuartusII軟件為例分析FPGA設(shè)計(jì)過(guò)程。電路設(shè)計(jì)：將電路系統(tǒng)以一定的表達(dá)方式輸入到計(jì)算機(jī)里面，即將設(shè)計(jì)人員的電路構(gòu)想輸入到EDA等工具上，原理圖設(shè)計(jì)輸入方法和硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本是常用的設(shè)計(jì)輸入方法?，F(xiàn)階段進(jìn)行一項(xiàng)大型工程的設(shè)計(jì)時(shí)，通常采用得設(shè)計(jì)方法是HDL設(shè)計(jì)輸人法，它利于自頂向下設(shè)計(jì)以及模塊的劃分及復(fù)用，可移植性和通用性好，設(shè)計(jì)不會(huì)因?yàn)樾酒墓に嚭徒Y(jié)構(gòu)得不同而變化，便于向ASIC移植。功能仿真：其又被稱(chēng)作綜合前仿真,它的主要目的在于驗(yàn)證設(shè)計(jì)的電路結(jié)構(gòu)和功能與設(shè)計(jì)意圖是否相配對(duì)。在QuartusII軟件中提供了兩種工具（Simulator和Waveform Editor）便于進(jìn)行仿真。此外在使用QuartusII時(shí)也可以采取第三方工具(如ModelSim)來(lái)導(dǎo)入源程序和testbench進(jìn)行仿真。經(jīng)過(guò)仿真能迅速發(fā)現(xiàn)設(shè)計(jì)上存在的錯(cuò)誤，設(shè)計(jì)進(jìn)度得于加快，設(shè)計(jì)的可靠性得到大幅提高。綜合優(yōu)化：是指將設(shè)計(jì)輸入(HDL語(yǔ)言、原理圖)翻譯成由基本邏輯單元（與、或、非門(mén),RAM,觸發(fā)器等）組成的邏輯連接(網(wǎng)表),依照其目標(biāo)與要求(約束條件)，將生成的邏輯連接優(yōu)化,同時(shí)輸出edf和edn等格式標(biāo)準(zhǔn)的網(wǎng)表文件,能為FPGA/CPLD廠(chǎng)家的實(shí)現(xiàn)布局布線(xiàn)器。此外QuartusII中也能夠使用[Analysis amp。Synthesis] 命令進(jìn)行綜合,也可采用第三方的綜合工具。綜合后的仿真：其目的在于檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致，作綜合后的仿真時(shí)，要在綜合仿真模型中反標(biāo)注綜合生成的標(biāo)準(zhǔn)延時(shí)格式SDF(Standard Dela Format)文件，可以估計(jì)出門(mén)延時(shí)所帶來(lái)的影響。即便綜合后仿真雖然比功能仿真更為精確，卻也只能估計(jì)門(mén)延時(shí)，達(dá)不到估計(jì)線(xiàn)延時(shí)的效果，仿真結(jié)果相對(duì)于布線(xiàn)后的實(shí)際情況存在著相當(dāng)?shù)牟罹唷，F(xiàn)階段主流的綜合工具越來(lái)越趨近于成熟，相比而言，一般簡(jiǎn)單的設(shè)計(jì)，假如設(shè)計(jì)者認(rèn)定自己表述明朗，不存在綜合歧義，如此便可省略此步驟。實(shí)現(xiàn)布局及布線(xiàn)：在具體的FPGA/CPLD 器件上適配綜合生成的邏輯網(wǎng)表,這么一個(gè)個(gè)過(guò)程唄稱(chēng)之為實(shí)現(xiàn)過(guò)程。布局布線(xiàn)為此過(guò)程中最重要的步驟。布局(Place)即指將在FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上合理的適配邏輯網(wǎng)表中的硬件源語(yǔ)或者底層單元。布線(xiàn)即指FPGA內(nèi)部里的各種連線(xiàn)資源被利用，并根據(jù)布局的拓?fù)浣Y(jié)構(gòu)能符合要求正確連接每個(gè)元件的過(guò)程。布局布線(xiàn)后仿真及驗(yàn)證：又被稱(chēng)為時(shí)序仿真或者后仿真。常被用于發(fā)現(xiàn)不符合時(shí)序的約束條件或者器件的固有時(shí)序規(guī)則(建立、保持時(shí)間等)的時(shí)序違規(guī)狀況
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