【文章內(nèi)容簡介】 ogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 　　1　 可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；2　 芯片（電路）平面布局連線編輯。3　 LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；4　 功能強大的邏輯綜合工具；5　 完備的電路功能仿真與時序邏輯仿真工具；6　 定時/時序分析與關(guān)鍵路徑延時分析；7　 可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；8　 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；9　 使用組合編譯方式可一次完成整體設(shè)計流程；10　 自動定位編譯錯誤；11　 高效的期間編程與驗證工具；12　 可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；13　 能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。2) Modelsim仿真 Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。 主要特點： 　　1　 RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真； 　　2　 單內(nèi)核VHDL和Verilog混合仿真； 　　3　 源代碼模版和助手，項目管理； 　　4　 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能； 　　 5　 C和Tcl/Tk接口，C調(diào)試； 　　6　 對SystemC的直接支持，和HDL任意混合； 　　7　 支持SystemVerilog的設(shè)計功能； 　　8　 對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL； 　　9　 ASIC Sign off。 硬件環(huán)境 開發(fā)板運用了：6個LED發(fā)光二極管，4個7段數(shù)碼管。 利用開發(fā)板上的6個LED發(fā)光二極管分別來模擬南北和東西方向兩條道路的紅、黃、綠燈，利用按鍵來控制交通燈處于正常工作狀態(tài)或特殊工作狀態(tài)。4個7段數(shù)碼顯示器用來顯示兩條道路上亮燈的倒計時情況，每個路口使用2個，共需要4個。在系統(tǒng)的輸入信號中包括了一個按鍵開關(guān)，一個時鐘信號，輸出信號是由6個LED輸出信號和4個7段數(shù)碼顯示器驅(qū)動信號完成的。交通控制器的外部時鐘信號是由晶振產(chǎn)生的，開發(fā)板系統(tǒng)采用的是晶振頻率為50MHz的信號。交通燈控制器的計時單位為秒，其時鐘頻率設(shè)定為1Hz，所以需要分頻模塊對外部時鐘信號進行分頻操作。 交通燈示意圖第3章 系統(tǒng)模塊設(shè)計 在系統(tǒng)模塊的設(shè)計中運用了5個模塊：分頻器模塊、計數(shù)器模塊、控制器模塊、顯示譯碼模塊及頂層連接模塊來實現(xiàn)模擬交通燈控制器的設(shè)計。 分頻器模塊設(shè)計1) 分頻器實現(xiàn)的是將高頻時鐘信號轉(zhuǎn)換成低頻時鐘信號，用于觸發(fā)控制器、計數(shù)器和掃描顯示電路。 分頻器模塊2) 模塊原理分析。在本次設(shè)計中開發(fā)板提供的時鐘頻率為50MHz，而秒計數(shù)器需要的時鐘頻率為1Hz,所以需要降低開發(fā)板提供的，以滿足計時的需要，我們將這種頻率的變換關(guān)系稱為分頻。假設(shè)原始的時鐘周期為T, 分頻后的時鐘周期為t，則分頻倍數(shù)的計算公式為：在進行分頻之前首先計算n，分頻的基本原理是對原始時鐘的周期進行計數(shù)，每計數(shù)滿n/2個時鐘周期，目標時鐘就進行一次翻轉(zhuǎn)。 分頻原理 本設(shè)計中，原始的未分頻時鐘是50MHz，周期是秒，分頻后的時鐘周期t=1秒，代入公式得到n/2=25 000 000，也就是每次計數(shù)達到25 000 000個時鐘周期以后就把輸出的分頻時鐘信號翻轉(zhuǎn)一次。3) 模塊接口定義。 分頻器模塊接口定義信 號 名I/O位 寬含 義clkI1bit系統(tǒng)50MHz時鐘輸入clk_1O1bit分頻后頻率為1Hz的時鐘輸出4) 。 分頻器仿真結(jié)果 計數(shù)器模塊設(shè)計1) 這里需要的計數(shù)器的計數(shù)范圍為060。計到0后，下一個時鐘沿回復(fù)到60，開始下一輪計數(shù)。此外，當檢測到特殊情況（Y1 =‘1’）發(fā)生時，計數(shù)器暫停計數(shù)，而系統(tǒng)復(fù)位信號rst則使計數(shù)器異步清零。 計數(shù)器模塊2) 模塊原理設(shè)計。計數(shù)器用于對交通燈亮燈時間進行計時，本設(shè)計中的計時顯示采用倒計時方式，所以在進行計數(shù)模塊設(shè)計的時候，要以60作為計時的起點，每進來一個時鐘有效信號，計數(shù)器數(shù)字就減1。由于綠燈轉(zhuǎn)為紅燈前3s要亮黃燈，所以計時器剩最后3s時要發(fā)出一個點亮黃燈的信號。3) 模塊接口定義。 計時器模塊接口信號定義信 號 名I/O位 寬含 義clk_1I1bit分頻后周期為1s的時鐘信號rstI1bit復(fù)位信號countO6bits計時輸出信號Y1O1bit黃燈閃亮信號4) 模塊仿真結(jié)果。 計數(shù)器仿真結(jié)果 控制器模塊設(shè)計1) 控制器的作用是根據(jù)計數(shù)器的計數(shù)值控制各方向上的LED發(fā)光二極管的亮、滅，當計時時間到達，狀態(tài)控制器就響應(yīng)，自動跳轉(zhuǎn)到下一個狀態(tài)。此外，當檢測到特殊情況發(fā)生時，無條件點亮紅燈的二極管。2) 模塊原理分析。根據(jù)交通燈的工作過程，交通燈的工作狀況如下表所示。正常工作時交通燈在前4個狀態(tài)間運行，出現(xiàn)緊急情況進入狀態(tài)s5，緊急情況結(jié)束后進入s1狀態(tài)。 交通燈狀態(tài)轉(zhuǎn)換表當前狀態(tài)當前狀態(tài)下交通燈工作情況描述持續(xù)時間下一個狀態(tài)S1南北干道綠燈亮，東西干道紅燈亮57sS2S2南北干道黃燈亮，東西干道紅燈亮3sS3S3南北干道紅燈亮，東西干道綠燈亮57sS4S4南北干道紅燈亮，東西干道黃燈亮3sS1S5兩個路口紅燈同時亮（特殊情況）不確定恢復(fù)原始狀態(tài)3) 模塊接口定義。 交通燈控制器模塊接口信號定義信 號 名I/O位 寬含 義clk_1I1bit分頻后周期為1s的時鐘信號rstI1bit復(fù)位信號Y1I1bit黃燈閃亮信號countI6bits計數(shù)輸出信號，控制信號燈的轉(zhuǎn)換light1O2bits南北方向信號燈輸出顯示信號light