基于fpga交通燈控制器設(shè)計(jì)-閱讀頁(yè)
2025-07-12 17:44本頁(yè)面
【正文】 燈在計(jì)數(shù)器的計(jì)數(shù)信號(hào)的控制下各個(gè)工作狀態(tài)之間的轉(zhuǎn)換非常明確，所以可利用狀態(tài)機(jī)來(lái)對(duì)控制模塊進(jìn)行設(shè)計(jì)。由于使用7段數(shù)碼顯示器來(lái)模擬時(shí)間顯示，所以需要將計(jì)時(shí)模塊的輸出信號(hào)轉(zhuǎn)化為數(shù)碼顯示器的驅(qū)動(dòng)信號(hào)，中間涉及到十進(jìn)制和二進(jìn)制之間的轉(zhuǎn)換。 在設(shè)計(jì)過(guò)程中，覺(jué)得最難的部分是波形仿真部分，雖然程序編譯通過(guò)但仿真卻比較難實(shí)現(xiàn)正確的波形，不是計(jì)數(shù)器無(wú)法正常計(jì)數(shù)，就是控制輸出無(wú)法進(jìn)入到下一個(gè)狀態(tài)，每次出現(xiàn)問(wèn)題就必須返回重新修改程序。通過(guò)這次畢業(yè)設(shè)計(jì)，無(wú)論從選題到定稿，從理論到實(shí)踐都使我學(xué)到了很多東西，它不僅可以鞏固了以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。 14九江職業(yè)大學(xué)畢業(yè)設(shè)計(jì)（論文） 致謝三年的大學(xué)生活像彈指一揮間很快就要結(jié)束了，在這段難忘的生活中，有許多美好的回憶，有在一起生活了三年的7位室友，有陪我一起學(xué)習(xí)一起成長(zhǎng)了三年的計(jì)算機(jī)通信的同學(xué)們，有諄諄教導(dǎo)我們的老師指導(dǎo)專(zhuān)業(yè)知識(shí)……在畢業(yè)論文設(shè)計(jì)之中，我的老師和我的同學(xué)都細(xì)心的指導(dǎo)我，讓我能更快的完成畢業(yè)設(shè)計(jì)。在這里我要感謝我的指導(dǎo)老師，謝謝你能在繁多的工作量中抽出時(shí)間來(lái)指導(dǎo)我完成畢業(yè)設(shè)計(jì)，感謝大學(xué)中陪我一起做業(yè)務(wù)的幾個(gè)學(xué)長(zhǎng)及老鄉(xiāng)，有你們的幫助讓我對(duì)業(yè)務(wù)的發(fā)展更熟悉更得心應(yīng)手，當(dāng)然還要感謝寢室的兄弟們陪我度過(guò)美好的三年大學(xué)生活，感謝能有這段美好的記憶。最后，感謝在大學(xué)期間認(rèn)識(shí)我和我認(rèn)識(shí)的所有人，有你們的陪伴，才有我大學(xué)生活的絢麗多彩，謝謝你們?nèi)甑呐惆椋心銈冋婧茫。【沤殬I(yè)大學(xué)畢業(yè)設(shè)計(jì)（論文） 參考文獻(xiàn)[1] 夏宇聞. 《復(fù)雜數(shù)字電路與系統(tǒng)的V erilog HDL設(shè)計(jì)技術(shù) [M ]》.北京: 北京航空航天大學(xué)出版社, 1998；[2] 張明. 《Verilog HDL 實(shí)用教程[M ]》. 成都: 電子科技大學(xué)出版社, 1999；[3] 褚振勇，齊亮，田紅心，高楷娟.《FPGA設(shè)計(jì)及應(yīng)用（第二版）》.西安：電子科技大學(xué)出版社，2006；[4] 億特科技.《CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)》.人民郵電出版社,2005；[5] Hyde D C. 《Bucknell Handbook on V erilog HDL 1Computer Science Department. Bucknell U niversity L ew is burg, 1995；[6] 譚會(huì)生等. 《EDA技術(shù)及應(yīng)用》.西安電子科技大學(xué)出版社，2001；[7] 潘松等. 《EDA技術(shù)實(shí)用教程》.科學(xué)出版社，2006；[8] 康華光. 《電子技術(shù)基礎(chǔ)數(shù)字部分》.高等教育出版社，1998； [9] 王丹,童如松. 《電子設(shè)計(jì)自動(dòng)化（EDA）手冊(cè)》. 北京: 電子工業(yè)出版社,2005；[10] 楊承毅. 《電子技能實(shí)訓(xùn)基礎(chǔ)》. 北京: 人民郵電出版社,2005；九江職業(yè)大學(xué)畢業(yè)設(shè)計(jì)（論文）附錄 總程序分頻模塊module clk_div(clk,clk_1,)。output clk_1。reg clk_1。h17D7840) begin counter=2539。 clk_1=~clk_1。b1。input clk_1,rst。output Y1。reg Y1。b111100。b000000) begin Y1=139。 count=639。 end else if(count639。b0。b1。b1。b1。input clk_1,rst,Y1。output[1:0]light1,light2。reg[2:0]state。b000, s2=339。b010, s4=339。b100。 else begin case(state) s1:if(Y1) begin light1=239。 light2=239。 state=s2。 s2:if(! count) begin light1=239。 light2=239。 state=s3。 s3:if(Y1) begin light1=239。 light2=239。 state=s4。 s4:if(! count) begin light1=239。 light2=239。 state=s1。 s5:if (rst) begin light1=239。 light2=239。 state=s1。b00。b00。 end default state=s1。input[5:0]count。integer data。integer p。reg[3:0]dl。always(count)begin data=count[5]*32+count[4]*16+count[3]*8+count[2]*4+count[1]*2+count[0]。d10。d10。d6:dh=339。 339。b101。d4:dh=339。 339。b011。d2:dh=339。 339。b001。d0:dh=339。 default:dh=339。 endcase end begin case(p) 439。b1001。d8:dl=439。 439。b0111。d6:dl=439。 439。b0101。d4:dl=439。 439。b0011。d2:dl=439。 439。b0001。d0:dl=439。 default:dl=439。 endcase endendassign dis_drv1={dh,dl}。endmodule頂層連接模塊module top(clk,rst,dis_drv1,dis_drv2,light1,light2)。input rst。output[6:0] dis_drv1,dis_drv2。clk_div clk_div_inst(.clk(clk),.clk_1(clk_1))。wire Y1。wire[1:0] light1。light_ctrl light_ctrl_inst(.clk_1(clk_1),.rst(rst),.Y1(Y1),.count(count),.light1(light1),.light2(light2),)。display_decode display_decode_inst(.count(count),.dis_drv1(dis_drv1),.dis_drv2(dis_drv2),
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