【文章內(nèi)容簡介】 時(shí)間的實(shí)際操 作，可在二～三個月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而掌握 VHDL 設(shè)計(jì)技術(shù)就比較困難。這是因?yàn)?VHDL 不很直觀，還需要有 Ada 編程基礎(chǔ)。 FPGA 開發(fā) 過程 FPGA 的開發(fā)過程主要有兩部分組成，分別是模塊原理圖和硬件描述語言編程 HDL（ Hardware Description Language） 。本次設(shè)計(jì)是從軟件方面進(jìn)行 FPGA 的開發(fā)，所以采用硬件描述語言 Verilog HDL 設(shè)計(jì)法。 HDL可以描述數(shù)字電路或系統(tǒng)，并通過仿真的手段來驗(yàn)證設(shè)計(jì)的正確性，大大的減少設(shè)計(jì)的設(shè)計(jì)失敗可能，縮短設(shè)計(jì)時(shí)間。 HDL 的設(shè)計(jì)過程 見 圖 。 圖 HDL的設(shè)計(jì)過程圖 基于 HDL 的 FPGA 的設(shè)計(jì)流程 主要在于 用 Verilog HDL 描述集成電路，具體可以分成以下幾個過程步驟： 設(shè)計(jì)定義與 HDL 實(shí)現(xiàn)； 功能仿真； 邏輯綜合； 前仿真； 布局布線； 后仿真； 系統(tǒng)測試。 功能設(shè)計(jì) 用 Verilog HDL,描述電路 軟件模擬仿真 結(jié)果 邏輯綜合 搭建硬件電路 完成 南昌工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 6 第 三 章 SDRAM 的技術(shù)介紹 存儲器概況 存儲器是擁有記憶功能的能力，用來保存信息，比如數(shù)據(jù)、指令與運(yùn)行結(jié)果等 并能根據(jù)需要存取 的電氣器件。 為了實(shí)現(xiàn)自動計(jì)算，各種信息必須預(yù)先存放在計(jì)算機(jī)內(nèi)的某 個地方，這個地方就是存儲器。構(gòu)成存儲器的存儲介質(zhì)，目前主要采用半導(dǎo)體器件和磁性材料。 如今，存儲器在這信息世界的影響力是舉足輕重的，按用途分類它主要可以分為外存儲器和內(nèi)存儲器兩類。 1） 外存儲器 外存 儲 器是 在外部用于 擴(kuò)充 存儲容量的存儲器 。它 的特點(diǎn)是 儲存容量大 、 價(jià)格低，但儲存速度慢，一般用來存放大量暫時(shí)不用的程序 、 數(shù)據(jù)和中間結(jié)果， 并 可成批的與內(nèi)存進(jìn)行信息交換。外存只 能與內(nèi)存交換信息，不能被計(jì)算機(jī)系統(tǒng)的其他部件直接訪問。 外 存儲器 分為很多種類，例如硬盤（ Hard drive） 、 軟盤（ Floppy disk） CD 光 盤、 CDR 可拷貝光盤、 CDROM只讀光盤、 CDRW 讀寫光盤、有些大型計(jì)算機(jī)會用讀寫磁帶來儲存網(wǎng)絡(luò)進(jìn)程的龐大數(shù)據(jù)。 2） 內(nèi)存儲器 內(nèi) 存儲器 ，即 RAM 是能 直接與 CPU 聯(lián)系 的使用二進(jìn)制數(shù)據(jù)儲存單元。他的特點(diǎn)是 大大減少了讀取數(shù)據(jù)的時(shí)間 ，但 RAM 上所存數(shù)據(jù)在關(guān)機(jī) 斷電時(shí) 或計(jì)算機(jī)異常 時(shí) 是會自動清除，所以人們才需要將數(shù)據(jù)保存在硬盤等外 存儲器 上。 構(gòu)成存儲器的 主要 存儲介質(zhì)，目前主要采用半導(dǎo)體器件和磁性材料。 它是由多個存儲單元組成起來的，每個存儲單元由若干個存儲元，每個存儲元可以存儲一個二進(jìn)制代碼，然而存儲單元的位置都 由一個編號標(biāo)示，這既是地址，一般為十六進(jìn)制。存儲器中的全部存儲單元可存放的數(shù)據(jù)大小稱之為存儲容量。 假設(shè)一個存儲器的地址碼由 20 位二進(jìn)制數(shù)（即 5 位十六進(jìn)制數(shù)）組成，則可表示 2 的 20 次方，即 1K 個存儲單元地址。每個存儲單元存放一個字節(jié)，則該存儲器的存儲容量為 1KB。 隨著信息量的逐漸增加，存儲器的存儲容量也隨之增大，用戶對 RAM 的 系統(tǒng)性能的提高 的要求也愈演愈烈。本設(shè)計(jì) 課題涉及儲存器 SDRAM 和其 FPGA 方式的控制實(shí)現(xiàn) ，能較好的解決這一問題，就讓我們先來了解一下 SDRAM 控制器情況。 SDRAM 簡介 了 解 SDRAM 之前，我們先看看 SRAM 存儲器和 DRAM 存儲器的差別。 SRAM 和 DRAM SRAM（ Static RAM） 即 靜態(tài)隨機(jī)存儲器 。 它是一種具有靜止存取功能的內(nèi)存，不需要刷南昌工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 7 新電路即能保存它內(nèi)部存儲的數(shù)據(jù) ，而且 也不是行列地址復(fù)用的， 但集成度比較低 是它的缺點(diǎn) ，不 適合做容量大的內(nèi)存。 一般 情況下 SRAM 是用在處理器的緩存里面 。 。 SRAM 是一種非常重要的存儲器，它的用途廣泛 ， 主要用于二級高速緩存 (Level2 C ache)。它利用晶體管來存儲數(shù)據(jù)。與 DRAM 相比， SRAM 的速度快，但在相同面 積中 SRAM 的容量要比其他類型的內(nèi)存小。 SRAM 內(nèi)部采用的是雙穩(wěn)態(tài)電路的形式來存儲數(shù)據(jù)。所以 SRAM的電路結(jié)構(gòu)非常復(fù)雜， 制造相同容量的 SRAM 比 DRAM 的成本高的多。正因?yàn)槿绱耍攀沟?其發(fā)展受到了限制。 DRAM（ Dynamic RAM）即 動態(tài)隨機(jī)存取存儲器 。 DRAM 只能將數(shù)據(jù)保持很短的時(shí)間，為了保持?jǐn)?shù)據(jù)， DRAM 使用電容存儲，所以 必須隔一段時(shí)間刷新一次，如果存儲單元沒有被刷新，存儲的信息就會丟失 ，也就是所謂的關(guān)機(jī)就會丟失數(shù)據(jù)。 SDRAM 發(fā)展過程 SDRAM（ Synchronous DRAM）即同步動態(tài)隨機(jī)存儲器，屬于 DRAM 中的一種 。 同步動態(tài)隨機(jī)存儲器 的意思是其 內(nèi)存工作需要同步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn) ，其 存儲陣列需要不斷的刷新來保證數(shù)據(jù)不丟失 其，其 數(shù)據(jù)不是線性依次存儲，而是自由指定地址進(jìn)行數(shù)據(jù)讀寫。 DRAM 和 SDRAM 由于實(shí)現(xiàn)工藝問題，容量較 SRAM 大。但是讀寫速度不如SRAM。 一般的嵌入式產(chǎn)品里面的內(nèi)存和電腦的內(nèi)存都是用的 SDRAM，其集成度非常高，因?yàn)槭悄喜こ虒W(xué)院本科畢業(yè)設(shè)計(jì)（論文） 8 動態(tài)的，所以必須有刷新電路，每隔一段時(shí)間必須得刷新數(shù)據(jù)。 同步動態(tài)隨機(jī)存取存儲器 芯片 為 168 腳 ，帶寬為 64 位 ，其中 RAM 和 CPU 由于鎖在同一個時(shí)鐘內(nèi)，因此共享著一個時(shí)鐘的周期，以相同的速度進(jìn)行同步工作，在 工作電壓下其運(yùn)行速度高出 EDO 內(nèi)存一半。在一段不短的時(shí)間內(nèi)， SDRAM 曾經(jīng)是市場的主流內(nèi)存，不管事 430TX 芯片組還是 845 芯片組都支持 SDRAM 的使用。但伴隨著新推出的 DDR SDRAM、 DDR2 SDRAM、 DDR3 SDRAM， SDRAM 也漸漸退出了人們的視線范圍。 第一代 SDRAM 內(nèi)存為 PC66 規(guī)范，但很快由于 Intel 和 AMD 的頻率之爭將 CPU 外頻提升到了 100MHz，所以 PC66 內(nèi)存很快 就被 PC100 內(nèi)存取代，接著 133MHz 外頻的 PIII 以及 K7 時(shí)代的來臨， PC133 規(guī)范也以相同的方式進(jìn)一步提升 SDRAM 的整體性能，帶寬提高到 1GB/sec以上。由于 SDRAM 的帶寬為 64位 ，正好對應(yīng) CPU 的 64 位 數(shù)據(jù)總線寬度，因此它只需要一條內(nèi)存便可工作，便捷性進(jìn)一步提高。在性能方面，由于其輸入輸出信號保持與系統(tǒng)外頻同步，因此速度明顯超越 EDO（ Extended Data Out DRAM） 內(nèi)存。 新一代 DDR SDRAM(Double Data Rate SDRAM)簡稱 DDR，也就是“雙倍 速率 SDRAM”的意思。 DDR 可以說是 SDRAM 的升級版本， DDR 在時(shí)鐘信號上升沿與下降沿各傳輸一次數(shù)據(jù)，這使得 DDR 的數(shù)據(jù)傳輸速度為傳統(tǒng) SDRAM 的兩倍。由于僅多采用了下降緣信號，因此并不會造成能耗增加。至于定址與控制信號則與傳統(tǒng) SDRAM 相同，僅在時(shí)鐘上升緣傳輸。 伴隨著信息量的增加， DDR2 SDRAM 的出現(xiàn)也無可厚非， 與 DDR 相比， DDR2 最主要的改進(jìn)是在內(nèi)存模塊速度相同的情況下，可以提供相當(dāng)于 DDR 內(nèi)存兩倍的帶寬。這主要是通過在每個設(shè)備上高效率使用兩個 DRAM 核心來實(shí)現(xiàn)的。作為對比，在每個設(shè)備上 DDR 內(nèi)存只能夠使用一個 DRAM 核心。技術(shù)上講， DDR2 內(nèi)存上仍然只有一個 DRAM 核心，但是它可以并行存取，在每次存取中處理 4個數(shù)據(jù)而不是兩個數(shù)據(jù)。 DDR3 SDRAM 也是現(xiàn)時(shí)流行的內(nèi)存產(chǎn)品 ,相比 DDR2 有 著 更低的工作電壓，從 DDR2 的 降落到 ，性能更好更為省電； DDR2 的 4 位 預(yù)讀升級為 8 位 預(yù)讀。 DDR3 目前最高能夠達(dá)到 2021Mhz 的速度，盡管目前最為快速的 DDR2 內(nèi)存速度已經(jīng)提升到 800Mhz/1066Mhz 的速度，但是 DDR3 內(nèi)存模組仍會從 1066Mhz 起跳。 SDRAM 工作 原理和基本操作 SDRAM 是 DRAM 的一種，和 DRAM 一樣它需要周期性的刷新操作，訪問之前必須要依序給出行列地址，不同的是 SDRAM 的輸入信號都用系統(tǒng)時(shí)鐘的上升沿鎖存，必須在外部同步時(shí)鐘控制下才可完成數(shù)據(jù)的讀入和寫出。 SDRAM 中內(nèi)嵌有一個同步控制邏輯電路，它使得 SDRAM南昌工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 9 支持突發(fā)方式進(jìn)行連續(xù)讀寫，能夠達(dá)到數(shù)倍于傳統(tǒng) DRAM 的傳輸速度，而且只要有首地址就可以對存儲器進(jìn)行訪問。再加上它具有可編程同步時(shí)序模式和突發(fā)長度更加使其使用方法靈活多變。 SDRAM 存儲的 工作原理 SDRAM 的工作原理是以電荷 的形式，把信息存儲在 MOS 管柵極和源極之間的極間電容或?qū)ｉT集成的電容上 。如圖 為單管式動態(tài)存儲元。 刷 新放 大 器行 選 通三 極 管存 儲 電 容 C s列 選 通三 極 管位 線 （ 數(shù) 據(jù) I / O ）列 地 址 線行 地 址 線C oT 圖 單管動態(tài)存儲元 單管動態(tài)存儲元 中電荷存 儲在電容 Cs 上 ，行選通三極管 T 的導(dǎo)通條件為高電平，當(dāng) T導(dǎo)通時(shí)，數(shù)據(jù)線上的信號才能通過 T 進(jìn)入 Cs 或從 Cs 上讀出。讀出操作時(shí)，根據(jù)讀出電壓在數(shù)據(jù)線上的增量決定讀出的數(shù)據(jù)是 0 還是 1，再通過高靈敏的讀出放大器輸出數(shù)據(jù)。讀出結(jié)束后，必須進(jìn)行重寫，三極管 T 信號為低電平截止， Cs 上電荷不斷流出，一段時(shí)間后電荷消失， 動態(tài)存儲器就刷新了一次，一般在 2ms 左右。 SDRAM 的 引腳 信號 SDRAM 讀寫操作的引腳 信號 分為 控制信號 、地址選擇信號、數(shù)據(jù)信號等，其中控制信號包括片選信號、同步時(shí)針信號、時(shí)鐘使能信號、讀寫使能信號，地址信號包括行地址選通信號、列地址選通信號、行列地址線、 Bank 地址線，數(shù)據(jù)信號包括雙向數(shù)據(jù)端口和接收數(shù)據(jù)有效信號。 SDRAM 是多個邏輯存儲庫（ Bank）結(jié)構(gòu)，在一個具有兩個邏輯存儲庫的 SDRAM 的模組中，其中一個邏輯存儲庫在進(jìn)行預(yù)充電期間，另一個邏輯存儲庫卻馬上可以被讀取，這樣當(dāng)進(jìn)行一次讀取 后，又馬上去讀取已經(jīng)預(yù)充電邏輯存儲庫的數(shù)據(jù)時(shí)，就無需等待而是可以直接讀取了，這也就大大提高了存儲器的訪問速度。為了實(shí)現(xiàn)這個功能， SDRAM 需要增加對多個邏輯存儲庫的管理，實(shí)現(xiàn)控制其中的邏輯存儲庫進(jìn)行預(yù)充電。在一個具有 2 個以上邏輯存儲庫的SDRAM 中，一般會多一根叫做 BAn 的引腳，用來實(shí)現(xiàn)在多個邏輯存儲庫之間的選擇。 SDRAM 信號引腳接口功能如 表 。 南昌工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 10 表 引腳信號表 名稱 引腳符 號 備注 控制信號 片選信號 CS 輸入信號，低電平有效。只有當(dāng)片選信號有效后， SDRAM才能識別控制器發(fā)送來的命 令 同步時(shí)針信號 CLK 輸入信號， SDRAM所有輸入信號的邏輯狀態(tài)都需要通過 CLK的上升沿采樣確定。 時(shí)鐘使能信號 CKE 輸入信號，高電平有效。 CKE信號的用途有兩個，即關(guān)閉時(shí)鐘以進(jìn)入省電模式和進(jìn)入自刷新狀態(tài)。 CKE無效時(shí)， SDRAM內(nèi)部所有與輸入相關(guān)的功能模塊停止工作。 讀寫使能信號 WE 輸入信號，低電平有效。 地址選擇信號 行地址選通信號 RAS 輸入信號，低電平有效。 列地址選通信號 CAS 輸入信號，低電平有效。 行 /列地址線 SA0－SA12 分時(shí)復(fù)用 Bank 塊 地址線 BA0－BA1 分時(shí)復(fù)用 數(shù)據(jù)信號 雙向數(shù)據(jù)端口 DQ0－DQ15 一個信號輸入，一個信號輸出 接收數(shù)據(jù)有效信號 DQM 接收數(shù)據(jù)有效 SDRAM 基本命令 對 SDRAM 的操作要通過指令命令來執(zhí)行，指令命令到達(dá)控制 RAS、 CAS、 WE 實(shí)現(xiàn)操作。具體見 表 。 表 SDRAM操作命令 SDRAM 初始化 如同大多數(shù)電子器件一樣， SDRAM 在通電后要進(jìn)行初始化操作才可以用于工作。初始化操作可分為四步：首先，在加上不超過標(biāo)稱值 ，大約 100200 us，南昌工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 11 之后至少執(zhí)行一個空操作；然后對所以頁執(zhí)行預(yù)充電命令，并接著執(zhí)行一個空操作，使所有陣列中器件處于待機(jī)狀態(tài)；待機(jī)后 SDRAM 要執(zhí)行兩條自刷新命令并每條后執(zhí)行一個空操作，使芯片內(nèi)部刷新且讓計(jì)數(shù)器進(jìn)入正常運(yùn)行狀態(tài)；之后執(zhí)行加載模式寄存器（ LOAD MODE REGISTER）命令，完成對 SDRAM 工作模式寄存器的設(shè)定。 模式設(shè)置命令使用地址線 A10~A0 作為模式數(shù)據(jù)輸入線。其中 A2~A0 作為 突發(fā) 長度，A3 為突發(fā)類型， A6~A4 為 CAS 延遲， A8~A7 為操作模式， A9 為寫 突發(fā) 模式。模式寄存器的設(shè)置值必 須與器件的延遲參數(shù)以及讀寫操作的控制時(shí)序一致。模式寄存器的設(shè)置值如下表所示。 完成以上步驟后， SDRAM 就可進(jìn)入正常工作狀態(tài)。 SDRAM 初始化過程圖如圖 。 表 SDRAM 工作模式寄存器