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正文內(nèi)容

基于fpga無葉風(fēng)扇控制器的設(shè)計(jì)與制作(編輯修改稿)

2024-07-23 15:02 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 電源開關(guān)用于接通或關(guān)斷與 220V 市電的連接。.后面板介紹圖3-3 后板示意圖所示為本系統(tǒng)的后面板,主要包括交流 220V 電源輸入端子、電機(jī)接口輸出端子、傳感器信號(hào)輸入端子。其中,交流 220V 電源輸入端子里面還自帶保險(xiǎn)絲。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)18杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)19結(jié)論通過對(duì)無葉風(fēng)扇控制器的設(shè)計(jì)與制作與模擬仿真實(shí)驗(yàn)等調(diào)試工作,得出以下結(jié)論:,正確設(shè)計(jì)了 FPGA 控制系統(tǒng)的主電路、外部接口電路及控制程序等,經(jīng)過實(shí)驗(yàn)表明,設(shè)計(jì)方案正確可行。完成整個(gè)系統(tǒng)實(shí)物裝配與調(diào)試。、安全、環(huán)保、 健康、省電、方便、價(jià)廉等優(yōu)勢(shì),在市場(chǎng)中有一定的競(jìng)爭(zhēng)力的產(chǎn)品。,成本還是比較高的,如果用在什么類似的測(cè)量的地方是比較好的。4. 本課題的研究中尚存在的問題是差動(dòng)放大電路中的電位器調(diào)節(jié)時(shí),不能很精確調(diào)到自己想要的,很容易松動(dòng)。建議調(diào)好以后再改使用固定的電阻。 5. 本無葉風(fēng)扇控制器中風(fēng)扇的電機(jī)要的電流比較大,建議不要共用一個(gè)開關(guān)電源。在焊接 FPGA 芯片時(shí),由于管腳比較多,在焊接時(shí)一定放正、焊牢。、報(bào)警、傾斜保護(hù)、轉(zhuǎn)向、遙控等常用功能。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)20致謝本論文設(shè)計(jì)在劉子堅(jiān)老師的悉心指導(dǎo)和嚴(yán)格要求下業(yè)已完成,從課題選擇到具體的寫作過程,無不凝聚著劉子堅(jiān)老師的心血和汗水,在我的畢業(yè)論文寫作期間,劉子堅(jiān)老師為我提供了種種專業(yè)知識(shí)上的指導(dǎo)和一些富于創(chuàng)造性的建議,沒有這樣的幫助和關(guān)懷,我不會(huì)這么順利的完成畢業(yè)論文。在此向劉子堅(jiān)老師表示深深的感謝和崇高的敬意。 在臨近畢業(yè)之際,我還要借此機(jī)會(huì)向在這三年中給予了我?guī)椭椭笇?dǎo)的所有老師表示由衷的謝意,感謝他們?nèi)陙淼男燎谠耘?。不積跬步何以至千里,各位任課老師認(rèn)真負(fù)責(zé),在他們的悉心幫助和支持下,我能夠很好的掌握和運(yùn)用專業(yè)知識(shí),并在設(shè)計(jì)中得以體現(xiàn),順利完成畢業(yè)論文。同時(shí),在論文寫作過程中,我還參考了有關(guān)的書籍和論文,在這里一并向有關(guān)的作者表示謝意。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)21參考文獻(xiàn)[1] 潘明, 潘松. 數(shù)字電子技術(shù)基礎(chǔ)[M]. 科學(xué)出版社,2022: 108~295.[2] 姚遠(yuǎn),李辰等. FPGA 應(yīng)用開發(fā)入門與典型實(shí)例[M].北京: 人民郵電出版社, 2022.[3] 王金明. 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL(第 4 版)[M].北京:電子工業(yè)出版社,2022.[4] 劉文光. 硅壓阻式輪胎氣壓傳感器電路設(shè)計(jì)[ J]. 輪胎工業(yè), 2022: 299~301.[5] 陳杰,黃鴻. 傳感器與檢測(cè)技術(shù)(第 2 版)[M]. 北京:高等教育出版社,2022.[6] 辜文杰,方宏. 基于熱釋電效應(yīng)的紅外人體檢測(cè)[ J]. 電子世界, 2022: 48~49.[7] 胡宴如, 耿蘇燕. 模擬電子技術(shù)(第 3 版)[M]. 高等教育出版社,2022: 28~251.[8] 陳學(xué)平. Altium Designer Summer10 電路設(shè)計(jì)與制作[M]. 電子工業(yè)出版社,2022: 41~192.杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)22附件附件 1 :部分元器件清單杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)23杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)24 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)25附件 2:程序清單頂層library IEEE。use 。use 。use 。entity Total_Program isport( CLK : in std_logic 。100MHZ 時(shí)鐘信號(hào) RESET : in std_logic 。 人體熱釋電 INFRARED_RECEIVE : in std_logic。紅外人體感應(yīng)輸出信號(hào) INF_LED : out std_logic。人體紅外熱釋電感應(yīng)到就燈亮 按鍵控制 KEY_IN : in std_logic_vector(3 downto 0)。四個(gè)按鍵 AD7991 采樣 LED3:out std_logic。轉(zhuǎn)換成功標(biāo)志 SDA : inout std_logic。 SCL : out std_logic。 AD_CONVERSION_SPEED :out std_logic。ad 采樣速度,用于觀察 電機(jī)控制 PWM_OUT : out std_logic。 數(shù)碼管顯示 DOT: out std_logic。小數(shù)點(diǎn) LED7 :out std_logic_vector(6 downto 0)。gfedcba Anode BIT8 :out std_logic_vector(0 to 7)bit8(7) to the first smg )。end Total_Program。architecture Behavioral of Total_Program is 按鍵子程序 ponent ManyKeys port( CLK : in std_logic。RESET : in std_logic。KEY_IN : in std_logic_vector(3 downto 0)。四個(gè)按鍵KEY_OUT : out std_logic_vector(3 downto 0) 按鍵輸出指示,對(duì)應(yīng)key1~key4 )。 end ponent 。 AD 采樣 ponent ack_check port( CLK : in std_logic。 100MHZ RESET : in std_logic。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)26Sampling_fre: out std_logic。AD7991 每次轉(zhuǎn)換標(biāo)志LED3:out std_logic。轉(zhuǎn)換成功標(biāo)志SDA : inout std_logic。SCL : out std_logic。AD_CONVERSION_SPEED :out std_logic。DATA_OUT: out std_logic_vector(11 downto 0) )。 end ponent 。 電機(jī)控制程序 ponent Motor_Control port( CLK : in std_logic。 RESET : in std_logic。 KEY1,KEY2,KEY3,KEY4 : in std_logic 。四個(gè)獨(dú)立按鍵 SAMPLING_FLAG : in std_logic。AD7991 每次采樣標(biāo)志 INFRARED_RECEIVE : in std_logic。紅外熱釋電接收信號(hào) INF_LED : out std_logic。人體紅外熱釋電感應(yīng)到就燈亮 SAMPLING_DATA : in std_logic_vector(11 downto 0)。AD7991 每次采樣輸出的 12bits 數(shù)據(jù) SMG_DATA_SV : out std_logic_vector(11 downto 0)。給數(shù)碼管顯示的設(shè)定數(shù)據(jù); SMG_DATA_PV : out std_logic_vector(11 downto 0)。給數(shù)碼管顯示的測(cè)量值 PWM_DUTY : out std_logic_vector(6 downto 0) 控制 PWM 的數(shù)值 )。 end ponent 。 PWM 控制 ponent PWM port( CLK : in std_logic。 RESET : in std_logic。DUTY : in std_logic_vector(6 downto 0)。從 0~100%PWM_OUT : out std_logic )。 end ponent 。 數(shù)碼管顯示 ponent Smg_Display port( CLK :in std_logic。100MHZ RESET : in std_logic。 DATA_SV : in std_logic_vector(11 downto 0)。 DATA_PV : in std_logic_vector(11 downto 0)。 DOT: out std_logic。 MSB LSB LED7 :out std_logic_vector(6 downto 0)。gfedcba Anode BIT8 :out std_logic_vector(0 to 7)bit8(7) to the first smg )。 end ponent 。signal key_reg : std_logic_vector(3 downto 0)。signal sampling_reg : std_logic。signal ad_reg : std_logic_vector(11 downto 0)。signal duty_reg : std_logic_vector(6 downto 0)。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)27signal sv_smg,pv_smg : std_logic_vector(11 downto 0)。begin UA : ManyKeys port map ( CLK = CLK ,RESET = RESET ,KEY_IN = KEY_IN ,KEY_OUT= key_reg )。 UB : ack_check port map ( CLK = CLK , RESET = RESET , Sampling_fre=sampling_reg, LED3=LED3, SDA =SDA, SCL=SCL, AD_CONVERSION_SPEED = AD_CONVERSION_SPEED, DATA_OUT= ad_reg )。 UC : Motor_Control port map ( CLK = CLK , RESET = RESET , KEY1 =key_reg(3), KEY2 =key_reg(2), KEY3 =key_reg(1), KEY4 =key_reg(0), SAMPLING_FLAG =sampling_reg, INFRARED_RECEIVE = INFRARED_RECEIVE, INF_LED =INF_LED, SAMPLING_DATA = ad_reg, SMG_DATA_SV =sv_smg, SMG_DATA_PV =pv_smg, PWM_DUTY = duty_reg )。 UD : PWM port map ( CLK = CLK , RESET = RESET , DUTY =duty_reg, PWM_OUT= PWM_OUT )。 UE : Smg_Display port map ( CLK = CLK , RESET = RESET , DATA_SV = sv_smg, DATA_PV = pv_smg, DOT =DOT , LED7 = LED7, BIT8 = BIT8 )。 end Behavioral。杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)(論文)28library IEEE。use 。use 。use 。entity ManyKeys isport( CLK : in std_logic。 RESET : in std_logic。KEY_IN : in std_logic_vector(3 downto 0)。四個(gè)按鍵 KEY_OUT : out std_logic_vector(3 downto 0) 按鍵輸出指示,對(duì)應(yīng)key1~key4 )。end ManyKeys。architecture Behavioral of ManyKeys isponent Independent_Keysport( CLK : in std_logic。100MHZ RESET : in std_logic。CPU RESET KEY : in std_logic。輸入按鍵 KOUT : out std_logic按鍵輸出指示 )。end ponent 。begin G1 : for i in 0 to 3 generate ux : Independent_Keys port map ( CLK=CLK, RESET=RESET, KEY=KEY_IN(i), KOUT=
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